公开(公告)号：CN101136437A

公开(公告)日：2008-03-05

申请号：CN200710148535.3

申请日：2007-08-29

Applicant: 株式会社东芝

Inventor： 新宮昌生 ,  木下敦宽 ,  土屋义规

IPC: H01L29/78 ,  H01L29/43 ,  H01L27/092 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8238

CPC classification number: H01L21/28079 ,  H01L21/28052 ,  H01L21/28097 ,  H01L21/28518 ,  H01L21/823814 ,  H01L21/823835 ,  H01L27/1203 ,  H01L29/4933 ,  H01L29/495 ,  H01L29/4975 ,  H01L29/7851

Abstract: 半导体器件及其制造方法。本发明公开一种通过电极的接触电阻和电极本身的电阻的减小而具有增强性能的具有场效应晶体管(FET)的半导体器件。该FET包括n型FET，其具有在半导体衬底中形成的通道区，绝缘地覆盖通道区的栅电极，以及在通道区的两端形成的一对源和漏电极。源/漏电极由第一金属的硅化物制成。包含第二金属的界面层在衬底和第一金属之间的界面中形成。第二金属的功函数小于第一金属的硅化物的功函数，并且第二金属硅化物的功函数小于第一金属硅化物的功函数。本发明还公开了半导体器件的制造方法。

公开(公告)号：CN101136414A

公开(公告)日：2008-03-05

申请号：CN200710148119.3

申请日：2007-08-28

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  渡边浩志 ,  荒井史隆

IPC: H01L27/12 ,  H01L21/84

CPC classification number: H01L27/1203 ,  H01L21/84 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11524

Abstract: 能够实现微细化·大容量化，同时还能够得到对短沟道效应有很强抵抗力的存储器。具有：形成在半导体衬底上的第1绝缘膜；夹着上述第1绝缘膜地形成在上述半导体衬底上的半导体层；将多个具有形成在上述半导体层上的栅绝缘膜、形成在上述栅绝缘膜上的浮栅、形成在上述浮栅上的第2绝缘膜、形成在上述第2绝缘膜上的控制栅的存储单元晶体管串联而构成的NAND列；形成在上述NAND列一端的具有杂质扩散层的源极区域；以及形成在上述NAND列另一端的具有金属电极的漏极区域。

公开(公告)号：CN101093805A

公开(公告)日：2007-12-26

申请号：CN200710112100.3

申请日：2007-06-22

Applicant: 株式会社东芝

Inventor： 山内尚 ,  木下敦宽 ,  土屋义规 ,  古贺淳二

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823814 ,  H01L21/26513 ,  H01L21/28097 ,  H01L21/823835 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636

Abstract: 一种半导体器件，包括：其中形成有沟道区的第一导电类型的第一半导体区；在该沟道区上形成的栅绝缘膜；在沟道区两侧的SixGe1－x(0＜x＜1)层；在SixGe1－x层上形成的第二导电类型的具有从1021～1022原子/cm3范围的受控杂质浓度的一对第二半导体区；和在第二半导体区上形成的含镍的硅化物层。还公开了该半导体器件的制造方法。

公开(公告)号：CN101013704A

公开(公告)日：2007-08-08

申请号：CN200710007976.1

申请日：2007-02-01

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  白田理一郎 ,  渡边浩志 ,  室冈贤一 ,  古贺淳二

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11556 ,  H01L27/11568

Abstract: 一种非易失性半导体存储器件，包括半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。

公开(公告)号：CN1819200A

公开(公告)日：2006-08-16

申请号：CN200610006642.8

申请日：2006-01-27

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  土屋义规 ,  古贺淳二

IPC: H01L27/088 ,  H01L21/8234

CPC classification number: H01L21/28105 ,  H01L21/28097 ,  H01L21/32155 ,  H01L21/82385 ,  H01L29/66651 ,  H01L29/785

Abstract: 一种半导体器件，其包括半导体衬底；在该半导体衬底上形成的第一栅极绝缘膜；在该半导体器件上形成的第二栅极绝缘膜；在该第一栅极绝缘膜上形成并完全硅化的第一栅电极；和在第二栅电极上形成并完全硅化的第二栅电极，第二栅极绝缘膜的栅极长度和栅极宽度大于第一栅电极的长度和宽度，且第二栅极绝缘膜的厚度小于第二栅电极的厚度。

公开(公告)号：CN103106158B

公开(公告)日：2016-10-26

申请号：CN201210279821.4

申请日：2012-08-08

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  丸龟孝生 ,  辰村光介

IPC: G06F13/16 ,  G06F13/28

CPC classification number: G06F17/30587 ,  G06F12/0292

Abstract: 公开了一种包括键‑值存储的存储器系统。根据一个实施例，包括键‑值存储（该存储包含键‑值数据作为键和对应于该键的值的对）的存储器系统包括第一存储器（14）、控制电路（11）以及第二存储器（12）。第一存储器（14）被配置成包含用于存储数据的数据区域以及包含键‑值数据的表区域。控制电路（11）被配置成通过寻址来执行对第一存储器（14）的写入和读取，并执行基于键‑值存储的请求。第二存储器（12）被配置成根据来自控制电路（11）的指令而存储键‑值数据。控制电路（11）通过使用存储在所述第一存储器（14）中的键‑值数据以及存储在所述第二存储器（12）中的键‑值数据来执行集合操作。

公开(公告)号：CN102929793A

公开(公告)日：2013-02-13

申请号：CN201210279967.9

申请日：2012-08-08

Applicant: 株式会社东芝

Inventor： 丸亀孝生 ,  木下敦宽 ,  辰村光介

IPC: G06F12/06

CPC classification number: G06F17/30982 ,  G06F12/0246 ,  G06F17/30097 ,  G06F17/3012 ,  G06F2212/7201

Abstract: 公开了包括键-值存储的存储器系统。根据一个实施例，包括键-值存储的存储器系统（10）包括接口（11）、存储块（16）、地址获取电路（14）和控制器（13），键-值存储包含作为键和与键相对应的值的对的键-值数据。接口（11）接收数据写入/读取请求或基于键-值存储的请求。存储块（16）具有用于存储数据的数据区域（161）和包含键-值数据的元数据表（162）。地址获取电路（14）响应于键的输入而获取第一地址。控制器（13）执行对存储块（16）的数据写入/读取请求，以及向存储块（16）输出获取的第一地址并执行基于键-值存储的请求。控制器（13）经由接口（11）输出与键相对应的值。

公开(公告)号：CN102708073A

公开(公告)日：2012-10-03

申请号：CN201110274966.0

申请日：2011-09-16

Applicant: 株式会社东芝

Inventor： 辰村光介 ,  木下敦宽 ,  西野弘刚 ,  铃木正道 ,  西义史 ,  丸亀孝生 ,  栗田贵宏

IPC: G06F13/16

CPC classification number: H04L49/253 ,  G06F3/0605 ,  G06F3/0635 ,  G06F3/0656 ,  G06F3/0658 ,  G06F3/0683 ,  H04L12/6418 ,  H04L45/74

Abstract: 本发明提供一种存储装置、存储系统以及数据处理方法。根据一个实施方式,存储装置包括具备多个输入端口、多个输出端口、选择器、包控制器以及存储器的多个存储器节点。上述选择器将输入到上述输入端口的包输出到上述输出端口。上述包控制器控制上述选择器的输出。上述存储器存储数据。上述存储器节点彼此之间通过上述输入端口以及上述输出端口相互地连接。上述存储器节点具有由物理位置确定的物理地址。上述包控制器在接收了不是发给自身的存储器节点的包的情况下，根据至少包含上述包的发送目的地地址和上述自身的存储器节点的地址的信息，切换输出上述包的上述输出端口。

公开(公告)号：CN102473642A

公开(公告)日：2012-05-23

申请号：CN200980160136.6

申请日：2009-07-08

Applicant: 株式会社东芝

Inventor： 辰村光介 ,  木下敦宽

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/786

CPC classification number: H01L29/66742 ,  H01L29/045 ,  H01L29/1054 ,  H01L29/267 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/78 ,  H01L29/785 ,  H01L29/78681 ,  H01L29/78684

Abstract: 一种半导体装置的制造方法，该半导体装置在MISFET的沟道区域使用高迁移率沟道材料，该制造方法包括：在表面部具有与表面垂直的方向的结晶方位为[110]方向的Si1-xGex(x＜0.5)的支撑基板的表面部上，以使栅极长度方向的端部的面方位成为与上述[110]方向正交的{111}面的方式形成伪栅极的工序；将伪栅极用作掩模，在基板的表面部形成源极/漏极区域的工序；在伪栅极的侧部埋入形成绝缘膜的工序；将绝缘膜用作掩模，去除伪栅极，进而去除基板的源极/漏极区域间的工序；在源极/漏极区域间生长III-V族半导体或Ge构成的沟道区域的工序；以及在沟道区域上隔着栅极绝缘膜形成栅极电极的工序。

公开(公告)号：CN100524808C

公开(公告)日：2009-08-05

申请号：CN200610004581.1

申请日：2006-02-09

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  松泽一也

IPC: H01L29/00 ,  H01L27/02 ,  H04L9/32

CPC classification number: H04L63/0853 ,  H04L63/1441 ,  H04W12/06 ,  H04W12/12

Abstract: 本发明使防止“欺骗”并且尽可能有效地不导致附加管理成本成为可能。被认证装置包括：至少一个被认证元件，用于相对于连续的输入信号生成具有在制造时自发变化的特性的输出信号。被认证元件的特性被用作个体所独有的信息。