公开(公告)号：CN1801393A

公开(公告)日：2006-07-12

申请号：CN200510119499.9

申请日：2003-07-08

Applicant: 株式会社东芝

Inventor： 渡边浩志 ,  松澤一也 ,  白田理一郎

IPC: G11C11/34 ,  G11C7/00 ,  G11C14/00 ,  G11C16/06 ,  H01L27/10

CPC classification number: H01L29/7883 ,  G01R31/2642 ,  G06F9/3802 ,  G06F2221/2137 ,  G06K19/0723 ,  G06K19/073 ,  G06K19/07372 ,  G06Q20/341 ,  G07C9/00111 ,  G07C2009/00976 ,  G07F7/082 ,  G07F7/084 ,  G07F7/1008 ,  G11C16/14 ,  G11C16/349 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11558 ,  H01L29/42324 ,  H01L29/66825

Abstract: 一种半导体集成电路，包括：把在切断了电源的状态下产生经时变化、在读出时读出的输出信号与时间一起变化的多个经时变化器件(181、301、351、411)并联而成的经时变化电路(181c、301c、351c、411c)；以及将所述经时变化电路的所述输出信号与参考信号(I0)进行比较的读出电路(355、412)。

公开(公告)号：CN1505154A

公开(公告)日：2004-06-16

申请号：CN200310118680.9

申请日：2003-11-28

Applicant: 株式会社东芝

Inventor： 清水晓 ,  白田理一郎 ,  荒井史隆

IPC: H01L27/10 ,  H01L27/115

CPC classification number: G11C16/08 ,  G11C16/0483 ,  H01L27/105 ,  H01L27/115

Abstract: 本发明公开了一种半导体存储器件，包含分别能对信息进行电改写，并且行方向地址连续的第一、第二、第三存储单元晶体管。第一、第二、第三传输晶体管的电流通路的一端分别与第一、第二、第三存储单元晶体管的控制电极连接。在第一、第二、第三传输晶体管的电流通路的另一端上分别外加写入电压、通过电压、第一电压。通过电压比写入电压低，第一电压比通过电压低。第一控制部在第一、第二传输晶体管的栅极上外加用于使第一、第二传输晶体管导通的第一导通电压。第二控制部在第三传输晶体管的栅极上外加用于使第三传输晶体管导通的、与第一导通电压不同的第二导通电压。

公开(公告)号：CN1374700A

公开(公告)日：2002-10-16

申请号：CN02106749.X

申请日：2002-03-06

Applicant: 株式会社东芝

Inventor： 松永泰彦 ,  八重樫利武 ,  荒井史隆 ,  白田理一郎

IPC: H01L27/115 ,  H01L27/112 ,  G11C16/00

CPC classification number: G11C16/0483 ,  G11C16/10

Abstract: 防止误写入的非易失性半导体存储装置。多个存储器晶体管串联,两端分别通过选择栅极晶体管连接到位线和公用源极线上构成NAND单元。给NAND单元的被选中的存储器晶体管的控制栅极加上写入电压Vpgm进行写入,给其两邻的非被选存储器晶体管的控制栅极加上Vss。在该写入动作中,在选中从位线BL一侧算起的第2号存储器晶体管时,给从位线BL一侧算起的第1号和第3号以后的非被选存储器晶体管的控制栅极加上中间电压。

公开(公告)号：CN100533745C

公开(公告)日：2009-08-26

申请号：CN200710007976.1

申请日：2007-02-01

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  白田理一郎 ,  渡边浩志 ,  室冈贤一 ,  古贺淳二

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11556 ,  H01L27/11568

Abstract: 一种非易失性半导体存储器件，包括半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。

公开(公告)号：CN101431081A

公开(公告)日：2009-05-13

申请号：CN200810178674.5

申请日：2007-02-01

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  白田理一郎 ,  渡边浩志 ,  室冈贤一 ,  古贺淳二

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11556 ,  H01L27/11568

Abstract: 本发明提供一种非易失性半导体存储器件，包括：半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。

公开(公告)号：CN1484309A

公开(公告)日：2004-03-24

申请号：CN03145379.1

申请日：2003-07-08

Applicant: 株式会社东芝

Inventor： 渡边浩志 ,  松澤一也 ,  白田理一郎

IPC: H01L27/00 ,  H01L21/00

CPC classification number: H01L29/7883 ,  G01R31/2642 ,  G06F9/3802 ,  G06F2221/2137 ,  G06K19/0723 ,  G06K19/073 ,  G06K19/07372 ,  G06Q20/341 ,  G07C9/00111 ,  G07C2009/00976 ,  G07F7/082 ,  G07F7/084 ,  G07F7/1008 ,  G11C16/14 ,  G11C16/349 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11558 ,  H01L29/42324 ,  H01L29/66825

Abstract: 带有有效期限的功能利用装置，具有第一功能块、第二功能块、连接所述第一功能块和所述第二功能块之间、能利用通过它们之间相互访问而产生的所需的功能的信号线，以及连接在或存在于所述信号线上、在经过给定的时间后使所述第一功能块和第二功能块之间不能进行相互访问，或能进行相互访问的半导体时限开关。

公开(公告)号：CN1801393B

公开(公告)日：2011-04-06

申请号：CN200510119499.9

申请日：2003-07-08

Applicant: 株式会社东芝

Inventor： 渡边浩志 ,  松澤一也 ,  白田理一郎

IPC: G11C11/34 ,  G11C7/00 ,  G11C14/00 ,  G11C16/06 ,  H01L27/10

CPC classification number: H01L29/7883 ,  G01R31/2642 ,  G06F9/3802 ,  G06F2221/2137 ,  G06K19/0723 ,  G06K19/073 ,  G06K19/07372 ,  G06Q20/341 ,  G07C9/00111 ,  G07C2009/00976 ,  G07F7/082 ,  G07F7/084 ,  G07F7/1008 ,  G11C16/14 ,  G11C16/349 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11558 ,  H01L29/42324 ,  H01L29/66825

Abstract: 本发明提供一种半导体集成电路，具有由时效器件多个地并联而成时效电路和将所述时效电路的输出信号与参考信号进行比较以检测该时效电路的寿命的读出电路，所述时效器件具备非易失性存储器单元，所述非易失性存储器单元具有包括浮栅和控制栅的2层栅结构，其中，通过调整存储在所述存储器中的参考信号的电平，所述多个时效器件中寿命长的时效器件(除去最长寿命的器件)决定全体的寿命，据此能够控制时效器件的寿命的制造偏移，并且能够消除不良位的影响。

公开(公告)号：CN101431080A

公开(公告)日：2009-05-13

申请号：CN200810178673.0

申请日：2007-02-01

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  白田理一郎 ,  渡边浩志 ,  室冈贤一 ,  古贺淳二

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11556 ,  H01L27/11568

Abstract: 本发明提供一种非易失性半导体存储器件，包括：半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。

公开(公告)号：CN101132009A

公开(公告)日：2008-02-27

申请号：CN200710142746.6

申请日：2007-08-23

Applicant: 株式会社东芝

Inventor： 水上诚 ,  白田理一郎 ,  荒井史隆

IPC: H01L27/12 ,  H01L21/84

CPC classification number: H01L27/11524 ,  H01L21/84 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/1203

Abstract: 一种包括沿行方向布置的多个单元组的半导体存储器，其中每一个单元组包括：半导体区；在所述半导体区上的第一埋置绝缘膜；在第一埋置绝缘膜上的第二埋置绝缘膜，其具有比第一埋置绝缘膜更高的介电常数；在第二埋置绝缘膜上的半导体层；以及沿列方向布置的多个存储单元晶体管，其中每一个存储单元晶体管具有限定在所述半导体层中的源区、漏区和沟道区。

公开(公告)号：CN1292480C

公开(公告)日：2006-12-27

申请号：CN03104439.5

申请日：2003-02-14

Applicant: 株式会社东芝

Inventor： 市毛正之 ,  桥本耕治 ,  久慈龙明 ,  森诚一 ,  白田理一郎 ,  竹内祐司 ,  作井康司

IPC: H01L27/10 ,  G11C14/00 ,  G11C11/34 ,  H01L21/82

CPC classification number: H01L27/11521 ,  G11C16/0483 ,  H01L27/0207 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11524

Abstract: 一种非易失性半导体存储装置，其特征在于：具有：配置在行方向的多条字线；配置在与字线正交的列方向的位线；配置在列方向，并且具有通过多条字线的任意一条，分别控制电荷存储状态的电荷存储层的存储单元晶体管；在存储单元晶体管的排列的一端一侧，在列方向相邻配置，并且选择排列的存储单元晶体管的多个第一选择晶体管；连接了第一选择晶体管的各栅极的第一选择栅布线。