公开(公告)号：CN110473843A

公开(公告)日：2019-11-19

申请号：CN201910386158.X

申请日：2019-05-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄立贤 ,  苏安治 ,  叶德强 ,  曾华伟 ,  林强 ,  叶名世

IPC: H01L23/31 ,  H01L23/522 ,  H01L23/528 ,  H01L21/48 ,  H01L21/56

Abstract: 一种半导体封装及其制造方法。半导体封装包括重布线结构。重布线结构包括第一介电层及第一重布线路层。所述第一介电层包含第一通孔开口。所述第一重布线路层设置在第一介电层上且包含填充第一通孔开口的通孔部分以及连接通孔部分且在第一介电层之上延伸的电路部分。通孔部分的上表面与电路部分的上表面之间的最大垂直距离大体上等于或小于0.5μm。

公开(公告)号：CN102347311B

公开(公告)日：2013-05-01

申请号：CN201110044065.2

申请日：2011-02-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李香寰 ,  李明翰 ,  叶名世 ,  余振华 ,  眭晓林

IPC: H01L23/535 ,  H01L21/768

Abstract: 本发明是有关于一种半导体组件及其制造方法，以提供改善内连线可靠度与阻抗的机制。内连线的可靠度与阻抗可通过使用一复合阻障层而获致改善，其中复合阻障层提供良好的阶梯覆盖率与良好的铜扩散阻障，也提供与相邻层有良好的附着力。此复合阻障层包括一原子层阻障层，以提供良好的阶梯覆盖率。此复合阻障层也包括一增强阻障附着层，其中此增强阻障附着层含有至少一元素或化合物，且此至少一元素或化合物含有锰、铬、钒、铌或钛，以改善附着力。此复合阻障层亦包括一钽或钛层，其中此钽或钛层是设于原子层阻障层与增强阻障附着层之间。

公开(公告)号：CN101521175B

公开(公告)日：2012-05-30

申请号：CN200810211829.0

申请日：2008-09-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李香寰 ,  李明翰 ,  叶名世 ,  余振华

IPC: H01L21/768 ,  H01L23/522 ,  H01L23/532

CPC classification number: H01L21/76843 ,  H01L21/76846 ,  H01L23/485 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明是有关于一种半导体装置及其形成方法，该一种半导体接触结构包括铜插塞及复合阻障层，铜插塞是形成在介电材料中的双镶嵌、单镶嵌、或其它开口部之中，而复合阻障层是位在铜插塞及开口部的侧壁与底面之间。虽然其它适当的原子层沉积层亦可使用，但复合阻障层较佳是包含位在开口部的底面、且沿着开口部的侧边以原子层沉积层法所形成的氮化钽层，阻障材料是位在铜插塞及原子层沉积层之间；阻障层可为锰基阻障层、铬基阻障层、钒基阻障层、铌基阻障层、钛基阻障层、或其它适当的阻障层层；应用本发明的优点为，在特征尺寸持续减缩的半导体制造工业中，借着降低半导体装置中传导结构的电阻值及提高可靠度，可改善半导体装置整体速度表现。

公开(公告)号：CN101533838B

公开(公告)日：2010-09-01

申请号：CN200810192971.5

申请日：2008-12-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张家龙 ,  叶名世 ,  陈家逸 ,  鲁定中

IPC: H01L27/04 ,  H01L23/522

CPC classification number: H01L23/5223 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种结合气隙和金属-氧化物-金属(MOM)电容器的集成电路结构被揭示。集成电路结构包括：半导体衬底；覆盖在半导体衬底之上的第一金属化层；在第一金属化层中的第一金属结构；覆盖在第一金属化层之上的第二金属化层；在第二金属化层中的第二金属结构，其中，第一和第二金属结构为非电容器结构；MOM电容器，它在第一和第二金属化层中的至少一个中具有一个区域；和，在第一金属化层中的、在第一金属结构之间的一个气隙。

公开(公告)号：CN101521175A

公开(公告)日：2009-09-02

申请号：CN200810211829.0

申请日：2008-09-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李香寰 ,  李明翰 ,  叶名世 ,  余振华

IPC: H01L21/768 ,  H01L23/522 ,  H01L23/532

CPC classification number: H01L21/76843 ,  H01L21/76846 ,  H01L23/485 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明是有关于一种半导体装置及其形成方法，该一种半导体接触结构包括铜插塞及复合阻障层，铜插塞是形成在介电材料中的双镶嵌、单镶嵌、或其它开口部之中，而复合阻障层是位在铜插塞及开口部的侧壁与底面之间。虽然其它适当的原子层沉积层亦可使用，但复合阻障层较佳是包含位在开口部的底面、且沿着开口部的侧边以原子层沉积层法所形成的氮化钽层，阻障材料是位在铜插塞及原子层沉积层之间；阻障层可为锰基阻障层、铬基阻障层、钒基阻障层、铌基阻障层、钛基阻障层、或其它适当的阻障层层；应用本发明的优点为，在特征尺寸持续减缩的半导体制造工业中，借着降低半导体装置中传导结构的电阻值及提高可靠度，可改善半导体装置整体速度表现。

公开(公告)号：CN100517685C

公开(公告)日：2009-07-22

申请号：CN200710103713.0

申请日：2007-05-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  叶名世

IPC: H01L23/522

CPC classification number: H01L21/76816 ,  H01L21/76807 ,  H01L23/5226 ,  H01L23/528 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种集成电路的内连线结构，已经证实其具有降低阻容延迟以及漏电流。本内连线结构包括一第一导线于一第一介电层中、一第二介电层于第一介电层的与第一导线之上，以及一双镶嵌结构于第二介电层中。双镶嵌结构包括一第二导线以及一插塞，插塞位于第一导线与第二导线之间且连接第一及第二导线，其中第二导线包括一第一部分直接位于插塞之上且与插塞连接，以及一第二部分其下方不具有插塞。该第二部分具有一第二宽度，其小于第一部分的第一宽度。本发明所述的集成电路的内连线结构，可减少阻容延迟、减少于内连线之间的漏电流，以及消耗较少的电力。

公开(公告)号：CN101083248A

公开(公告)日：2007-12-05

申请号：CN200710103713.0

申请日：2007-05-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  叶名世

IPC: H01L23/522

CPC classification number: H01L21/76816 ,  H01L21/76807 ,  H01L23/5226 ,  H01L23/528 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种集成电路的内连线结构，已经证实其具有降低阻容延迟以及漏电流。本内连线结构包括一第一导线于一第一介电层中、一第二介电层于第一介电层的与第一导线之上，以及一双镶嵌结构于第二介电层中。双镶嵌结构包括一第二导线以及一插塞，插塞位于第一导线与第二导线之间且连接第一及第二导线，其中第二导线包括一第一部分直接位于插塞之上且与插塞连接，以及一第二部分其下方不具有插塞。该第二部分具有一第二宽度，其小于第一部分的第一宽度。本发明所述的集成电路的内连线结构，可减少阻容延迟、减少于内连线之间的漏电流，以及消耗较少的电力。

公开(公告)号：CN221041117U

公开(公告)日：2024-05-28

申请号：CN202322512906.9

申请日：2023-09-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 卢贯中 ,  陈伯涛 ,  苏安治 ,  叶名世 ,  叶德强

IPC: H01L23/485 ,  H01L23/528

Abstract: 本实用新型的各种实施例涉及封装件结构，其包括由包封体横向封装的半导体芯粒、重布线结构和凸块。重布线结构设置在半导体芯粒和包封体上，且电性连接至至少一个半导体芯粒。凸块设置在重布线结构上。重布线结构包括介电层和夹在介电层之间的金属图案层。重布线结构包括在介电层的最外层介电层上的金属接垫，且最外层介电层在金属接垫旁边还有底切腔。

公开(公告)号：CN222355120U

公开(公告)日：2025-01-14

申请号：CN202420853611.X

申请日：2024-04-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林育蔚 ,  萧孟轩 ,  廖思豪 ,  叶名世

IPC: H01L23/31 ,  H01L23/367 ,  H01L23/04 ,  H01L23/10

Abstract: 本实用新型实施例涉及一种封装结构，其包括：封装衬底；封装模块，位于封装衬底上；热界面材料(TIM)层，位于封装模块上；以及封装盖，位于热界面散热层上。所述封装盖包括：封装盖脚部分，贴合至封装衬底；以及封装盖板部分，位于所述封装盖脚部分上并包括具有多个凹陷部分的图案化底表面，其中热界面散热层的至少一部分位于所述多个凹陷部分中。

公开(公告)号：CN222088597U

公开(公告)日：2024-11-29

申请号：CN202322743768.5

申请日：2023-10-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴志伟 ,  邱文智 ,  吴伟诚 ,  施应庆 ,  陈骏维 ,  叶名世 ,  苏安治 ,  叶德强 ,  曾华伟

IPC: H01L23/538 ,  H01L23/488 ,  H01L23/498 ,  H01L25/18 ,  H01L25/16

Abstract: 本实用新型的一些实施方式提供一种半导体器件及半导体管芯封装。堆叠半导体管芯封装可以包括位于下半导体管芯封装上方的上半导体管芯封装。堆叠半导体管芯封装包括位于下半导体管芯封装的半导体管芯的覆盖区内的一排或多排垫结构。一排或多排垫结构可用于将上半导体管芯封装安装在下半导体管芯封装之上。相对于可用于安装上半导体管芯封装的包括与半导体管芯相邻的一排虚设连接结构的另一堆叠半导体管芯封装，可以减小堆叠半导体管芯封装的尺寸。