公开(公告)号：CN107026169B

公开(公告)日：2021-01-15

申请号：CN201710060821.8

申请日：2017-01-25

Applicant: 三星电子株式会社

Inventor： 沈揆理 ,  高宽协 ,  姜大焕

IPC: H01L27/115 ,  H01L27/11551 ,  G11C16/02 ,  G11C16/06

Abstract: 本发明构思提供一种存储器件、包括该存储器件的电子设备以及制造该存储器件的方法，在该存储器件中，存储单元布置为具有小的电特性变化并从而提高可靠性。在存储器件中，在不同水平的存储单元可以用具有不同厚度的间隔物覆盖，这可以控制存储单元的电阻特性(例如设置电阻)并且减小存储单元的电特性的竖直变化。此外，通过调整间隔物的厚度，存储单元的感测裕度可以增加。

公开(公告)号：CN111081631A

公开(公告)日：2020-04-28

申请号：CN201910806621.1

申请日：2019-08-28

Applicant: 三星电子株式会社

Inventor： 金容才 ,  李吉镐 ,  郑大恩 ,  高宽协

IPC: H01L21/768 ,  H01L21/8238

Abstract: 半导体器件可以包括衬底上的导电结构、导电结构上的接触插塞以及接触插塞上的磁隧道结结构。接触插塞的下表面的面积可以大于其上表面的面积，并且接触插塞可以包括至少部分地覆盖导电结构的上表面的覆盖图案、覆盖图案上的导电图案以及导电图案上的非晶含金属图案。

公开(公告)号：CN110391266A

公开(公告)日：2019-10-29

申请号：CN201910302589.3

申请日：2019-04-16

Applicant: 三星电子株式会社

Inventor： 孙明秀 ,  高昇必 ,  李桢赫 ,  韩慎熙 ,  高宽协 ,  宋胤宗

IPC: H01L27/22

Abstract: 提供了一种半导体器件，其包括：位于衬底上的栅极结构；源极接触和漏极接触，分别位于栅极结构的相对侧处，并连接到衬底；磁隧道结，连接到漏极接触；第一导线，连接到源极接触；以及第二导线，通过第一通路接触连接到第一导线。第二导线相对于第一导线远离衬底。第一导线和第二导线沿第一方向平行地延伸。第一导线和第二导线在与第一方向交叉的第二方向上具有宽度。第一导线的宽度和第二导线的宽度相同。第一通路接触沿与衬底的顶表面垂直的第三方向与源极接触对齐。

公开(公告)号：CN109285831A

公开(公告)日：2019-01-29

申请号：CN201810691775.6

申请日：2018-06-28

Applicant: 三星电子株式会社

Inventor： 金成禹 ,  金奉秀 ,  金英培 ,  许基宰 ,  高宽协 ,  洪亨善 ,  黄有商

IPC: H01L27/02 ,  H01L27/108 ,  H01L45/00

Abstract: 一种半导体装置包括：设置在衬底上的第一存储器部、第一外围电路部和第二外围电路部；位于所述第二外围电路部上的第二存储器部；以及位于所述第二外围电路部和所述第二存储器部之间的布线部，其中，所述第一存储器部包括多个第一存储单元，每个所述第一存储单元包括单元晶体管和连接到所述单元晶体管的电容器，所述第二存储器部包括多个第二存储单元，每个所述第二存储单元包括彼此串联连接的可变电阻元件和选择元件，并且所述布线部包括多个线图案，至少一个所述线图案和至少一个所述电容器位于距离所述衬底相同的水平高度处，其中，所述第二存储单元距离所述衬底比所述的至少一个所述电容器高。

公开(公告)号：CN108987427A

公开(公告)日：2018-12-11

申请号：CN201810515747.9

申请日：2018-05-25

Applicant: 三星电子株式会社

Inventor： 金大植 ,  朴正宪 ,  高宽协

IPC: H01L27/22 ,  H01L43/08 ,  H01L43/12 ,  H01L21/77

CPC classification number: H01L43/12 ,  G11C11/161 ,  H01L27/228 ,  H01L43/02 ,  H01L43/08

Abstract: 在制造MRAM器件的方法中，第一下电极和第二下电极可以分别在衬底的第一区域和第二区域上形成。具有彼此不同的开关电流密度的第一MTJ结构和第二MTJ结构可以分别在第一下电极和第二下电极上形成。第一上电极和第二上电极可以分别在第一MTJ结构和第二MTJ结构上形成。

公开(公告)号：CN108336224A

公开(公告)日：2018-07-27

申请号：CN201810048406.5

申请日：2018-01-18

Applicant: 三星电子株式会社

Inventor： 李龙圭 ,  高宽协 ,  徐辅永

IPC: H01L45/00 ,  H01L27/24

CPC classification number: H01L23/528 ,  H01L27/222 ,  H01L27/2481 ,  H01L43/08 ,  H01L45/04 ,  H01L45/06 ,  H01L45/08 ,  H01L45/00 ,  H01L27/24 ,  H01L45/12

Abstract: 本发明提供一种可变电阻存储器件，该可变电阻存储器件包括在基板的不同存储区域上的不同的可变电阻图案。不同的可变电阻图案可以在自基板起的不同高度处，并可以具有不同的固有性质。不同的可变电阻图案可以至少部分地包括每个被分别配置为用作非易失性存储单元或随机存取存储单元的单独的存储单元。

公开(公告)号：CN107452870A

公开(公告)日：2017-12-08

申请号：CN201710303448.4

申请日：2017-05-03

Applicant: 三星电子株式会社

Inventor： 李吉镐 ,  徐基晰 ,  韩胤声 ,  高宽协 ,  宋胤宗

IPC: H01L43/08 ,  H01L43/12

CPC classification number: H01L43/02 ,  H01L27/222 ,  H01L43/12 ,  H01L43/08

Abstract: 一种数据存储器件以及用于制造该数据存储器件的方法提供一种具有优异可靠性且易于制造的数据存储器件。该数据存储器件包括：包括单元区和外围电路区的衬底；在外围电路区上的第一导电线；在衬底与第一导电线之间的外围接触插塞，外围接触插塞与第一导电线接触；在单元区上的第二导电线；在衬底与第二导电线之间的多个数据存储结构；以及在衬底与数据存储结构的每个之间以及在衬底与外围接触插塞之间的布线结构。第一导电线包括自衬底具有比第二导电线的底表面的位置更低的位置的底表面。

公开(公告)号：CN107104122A

公开(公告)日：2017-08-29

申请号：CN201710090799.1

申请日：2017-02-20

Applicant: 三星电子株式会社

Inventor： 朴日穆 ,  高宽协 ,  姜大焕

IPC: H01L27/24 ,  H01L21/82

CPC classification number: H01L45/1233 ,  H01L27/2427 ,  H01L27/2481 ,  H01L45/06 ,  H01L45/1253 ,  H01L45/126 ,  H01L45/141 ,  H01L45/144 ,  H01L45/1675 ,  H01L45/1683 ,  H01L21/82

Abstract: 本公开提供了存储器件。一种存储器件包括：多条第一导电线，彼此间隔开并在第一方向上延伸；多条第二导电线，彼此间隔开并在不同于第一方向的第二方向上延伸；第一存储单元，具有包括选择器件层、中间电极层、可变电阻层和顶电极层的结构；以及绝缘结构，在第二方向上与第一存储单元交替地布置在第二导电线下面，其中该绝缘结构具有比顶电极层的顶表面高的顶表面，第二导电线具有包括凸起部分和凹入部分的结构，该凸起部分连接到顶电极层的顶表面并且该凹入部分在凸起部分之间容纳该绝缘结构。

公开(公告)号：CN107039579A

公开(公告)日：2017-08-11

申请号：CN201610900064.6

申请日：2016-10-14

Applicant: 三星电子株式会社

Inventor： 徐辅永 ,  李龙圭 ,  高宽协 ,  李重在

IPC: H01L43/08 ,  G11C11/16

CPC classification number: H01L43/08 ,  G11C11/161 ,  G11C11/1653

Abstract: 一种半导体器件，其包括存储单元阵列，该存储单元阵列进一步包括第一磁性存储单元的阵列和第二磁性存储单元的阵列。第一磁性存储单元中的每一个包括具有可逆阻抗状态的第一磁隧道结结构，而第二磁性存储单元中的每一个包括具有单次可编程(OTP)阻抗状态的第二磁隧道结结构。

公开(公告)号：CN101354917B

公开(公告)日：2014-05-07

申请号：CN200810131101.7

申请日：2008-07-28

Applicant: 三星电子株式会社

Inventor： 高宽协 ,  河大元

IPC: G11C16/02 ,  G11C16/04 ,  H01L27/24 ,  H01L27/22 ,  H01L23/522 ,  H01L21/84 ,  H01L21/768

CPC classification number: G11C13/003 ,  G11C11/1675 ,  G11C13/0004 ,  G11C13/0007 ,  G11C2213/31 ,  G11C2213/32 ,  G11C2213/71 ,  G11C2213/75 ,  H01L27/228 ,  H01L27/2454 ,  H01L27/2481 ,  H01L45/04 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/147

Abstract: 本发明公开包括叠置NAND型电阻存储器单元串的非易失性存储器件及其制造方法。一种非易失性存储器件，包括基板、位于基板上的绝缘层以及多个串联连接的电阻存储器单元，以限定NAND型电阻存储器单元串，该多个串联连接的电阻存储器单元叠置在绝缘层中，以使得多个电阻存储器单元中的第一个位于基板上且多个电阻存储器单元中的下一个位于多个电阻存储器单元中的第一个上。位于绝缘层上的位线电连接到多个电阻存储器单元中的最后一个。多个电阻存储器单元中的至少一个可包括开关设备和数据存储元件，该数据存储元件包括与开关设备并联连接的可变电阻器。也讨论了相关设备和制造方法。