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公开(公告)号：CN112713147A
公开(公告)日：2021-04-27
申请号：CN202010672660.X
申请日：2020-07-14
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 提供了一种半导体存储器装置及其制造方法。所述半导体存储器装置包括：基底，包括单元阵列区域和边界区域；第一凹陷区域，在基底的位于单元阵列区域中的上部处；第一位线，延伸到边界区域上并且与第一凹陷区域交叉；位线接触件，在第一凹陷区域中并且接触第一位线；第二位线，与第一凹陷区域间隔开并且与第一位线相邻，第二位线与单元阵列区域和边界区域交叉；单元掩埋绝缘图案，在第一位线接触件的侧表面与第一凹陷区域的内壁之间；以及边界掩埋绝缘图案，覆盖边界区域中的第一位线和第二位线的侧壁并且包括与单元掩埋绝缘图案的材料相同的材料。
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公开(公告)号：CN112117276B
公开(公告)日：2024-10-18
申请号：CN202010512067.9
申请日：2020-06-08
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体装置。所述半导体装置包括位线结构、第一盖图案、第二盖图案、第一接触插塞结构、第二接触插塞结构和电容器。位线结构在单元区域和虚设区域上延伸。第一盖图案在单元区域上与位线结构相邻。第二盖图案在虚设区域上与位线结构相邻。第一接触插塞结构在单元区域上与位线结构和第一盖图案相邻，并且包括顺序地堆叠的下接触插塞和第一上接触插塞。第二接触插塞结构在虚设区域上与位线结构和第二盖图案相邻，并且包括顺序地堆叠的虚设下接触插塞和第二上接触插塞。电容器在单元区域上与第一接触插塞结构的上表面接触。
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公开(公告)号：CN109256377B
公开(公告)日：2023-10-17
申请号：CN201810769672.7
申请日：2018-07-13
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：设置在衬底上的第一存储部分、第一周边电路部分和第二周边电路部分；以及堆叠在第二周边电路部分上的第二存储部分和布线部分，其中第一存储部分包括多个第一存储单元，第一存储单元的每个包括单元晶体管和连接到单元晶体管的电容器，第二存储部分包括多个第二存储单元，第二存储单元的每个包括彼此串联联接的可变电阻元件和选择元件，布线部分包括多个线图案，其中线图案和第二存储单元相对于衬底高于电容器。
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公开(公告)号：CN109285857B
公开(公告)日：2023-06-20
申请号：CN201810691309.8
申请日：2018-06-28
Applicant: 三星电子株式会社
Abstract: 一种半导体装置包括：彼此紧挨着地设置在衬底上的第一存储器部、第一外围电路部和第二外围电路部；以及与所述第一存储器部横向地隔开的第二存储器部，所述第二外围电路部和所述第二存储器部彼此紧挨着地设置在所述衬底上，其中，所述第一存储器部包括多个第一存储单元，每个所述第一存储单元包括单元晶体管和连接到所述单元晶体管的电容器，所述第二存储器部包括多个第二存储单元，每个所述第二存储单元包括彼此串联连接的可变电阻元件和选择元件，其中，所述第二存储单元距离所述衬底比每个所述电容器高。
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公开(公告)号：CN112713147B
公开(公告)日：2025-04-29
申请号：CN202010672660.X
申请日：2020-07-14
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体存储器装置及其制造方法。所述半导体存储器装置包括：基底，包括单元阵列区域和边界区域；第一凹陷区域，在基底的位于单元阵列区域中的上部处；第一位线，延伸到边界区域上并且与第一凹陷区域交叉；位线接触件，在第一凹陷区域中并且接触第一位线；第二位线，与第一凹陷区域间隔开并且与第一位线相邻，第二位线与单元阵列区域和边界区域交叉；单元掩埋绝缘图案，在第一位线接触件的侧表面与第一凹陷区域的内壁之间；以及边界掩埋绝缘图案，覆盖边界区域中的第一位线和第二位线的侧壁并且包括与单元掩埋绝缘图案的材料相同的材料。
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Patent Agency Ranking
公开(公告)号：CN119317105A
公开(公告)日：2025-01-14
申请号：CN202410738971.X
申请日：2024-06-07
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 公开了半导体装置以及制造半导体装置的方法。所述制造半导体装置的方法包括：设置基底；在基底上形成目标膜、第一掩模膜、第二掩模膜和上掩模图案；形成第一间隔件图案，第一间隔件图案包括第一线部分、第二线部分以及将第一线部分和第二线部分连接的折叠部分；形成部分地覆盖第一间隔件图案的缝隙掩模图案；通过使用缝隙掩模图案和第一间隔件图案作为蚀刻掩模对第二掩模膜进行图案化来形成第一掩模图案；形成第二间隔件图案；通过使用第二间隔件图案作为蚀刻掩模对第一掩模膜进行图案化来形成第二掩模图案；以及通过使用第二掩模图案作为蚀刻掩模对目标膜进行图案化来形成多个目标图案。
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公开(公告)号：CN109285831A
公开(公告)日：2019-01-29
申请号：CN201810691775.6
申请日：2018-06-28
Applicant: 三星电子株式会社
IPC: H01L27/02 , H01L27/108 , H01L45/00
Abstract: 一种半导体装置包括：设置在衬底上的第一存储器部、第一外围电路部和第二外围电路部；位于所述第二外围电路部上的第二存储器部；以及位于所述第二外围电路部和所述第二存储器部之间的布线部，其中，所述第一存储器部包括多个第一存储单元，每个所述第一存储单元包括单元晶体管和连接到所述单元晶体管的电容器，所述第二存储器部包括多个第二存储单元，每个所述第二存储单元包括彼此串联连接的可变电阻元件和选择元件，并且所述布线部包括多个线图案，至少一个所述线图案和至少一个所述电容器位于距离所述衬底相同的水平高度处，其中，所述第二存储单元距离所述衬底比所述的至少一个所述电容器高。
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公开(公告)号：CN108133936B
公开(公告)日：2023-08-22
申请号：CN201711234913.X
申请日：2017-11-30
Applicant: 三星电子株式会社
IPC: H10B12/00 , H10B61/00 , G11C11/406 , G11C11/408
Abstract: 本发明提供一种集成电路(IC)器件和制造该IC器件的方法，其中该IC器件可以包括包含单个芯片的单个基板以及在基板上互相间隔开并且具有不同结构的多个存储单元。制造IC器件可以包括在基板的第一区域中形成多条第一字线以及在基板的第二区域中或者第二区域上形成多条第二字线。多个电容器可以形成在第一字线上。多条源极线可以形成在第二字线上。覆盖所述多个电容器和所述多条源极线的绝缘层可以形成在第一区域和第二区域中。可变电阻结构可以形成在第二区域中的与基板的上表面间隔开第一垂直距离的位置处。
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公开(公告)号：CN112117276A
公开(公告)日：2020-12-22
申请号：CN202010512067.9
申请日：2020-06-08
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
Abstract: 提供了一种半导体装置。所述半导体装置包括位线结构、第一盖图案、第二盖图案、第一接触插塞结构、第二接触插塞结构和电容器。位线结构在单元区域和虚设区域上延伸。第一盖图案在单元区域上与位线结构相邻。第二盖图案在虚设区域上与位线结构相邻。第一接触插塞结构在单元区域上与位线结构和第一盖图案相邻，并且包括顺序地堆叠的下接触插塞和第一上接触插塞。第二接触插塞结构在虚设区域上与位线结构和第二盖图案相邻，并且包括顺序地堆叠的虚设下接触插塞和第二上接触插塞。电容器在单元区域上与第一接触插塞结构的上表面接触。
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公开(公告)号：CN109285831B
公开(公告)日：2023-09-05
申请号：CN201810691775.6
申请日：2018-06-28
Applicant: 三星电子株式会社
Abstract: 一种半导体装置包括：设置在衬底上的第一存储器部、第一外围电路部和第二外围电路部；位于所述第二外围电路部上的第二存储器部；以及位于所述第二外围电路部和所述第二存储器部之间的布线部，其中，所述第一存储器部包括多个第一存储单元，每个所述第一存储单元包括单元晶体管和连接到所述单元晶体管的电容器，所述第二存储器部包括多个第二存储单元，每个所述第二存储单元包括彼此串联连接的可变电阻元件和选择元件，并且所述布线部包括多个线图案，至少一个所述线图案和至少一个所述电容器位于距离所述衬底相同的水平高度处，其中，所述第二存储单元距离所述衬底比所述的至少一个所述电容器高。
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