公开(公告)号：CN113496999B

公开(公告)日：2025-01-17

申请号：CN202110294907.3

申请日：2021-03-19

Applicant: 三星电子株式会社

Inventor： 任钟皓 ,  赵厚成 ,  金泓秀

IPC: H01L23/538 ,  H10B43/40 ,  H10B41/40

Abstract: 一种垂直存储器件包括：在基板上的外围电路的电路图案，该电路图案包括下导电图案；单元堆叠结构，在电路图案之上并在第一水平方向上间隔开，其中每个单元堆叠结构包括在垂直方向上间隔开的栅电极；第一绝缘夹层，覆盖单元堆叠结构以及在单元堆叠结构之间的部分；贯穿通路接触，穿过单元堆叠结构之间的第一绝缘夹层以接触下导电图案的上表面；至少一个虚设贯穿通路接触，穿过单元堆叠结构之间的第一绝缘夹层并与贯穿通路接触相邻地设置；以及在贯穿通路接触上的上布线。

公开(公告)号：CN118804594A

公开(公告)日：2024-10-18

申请号：CN202311712064.X

申请日：2023-12-13

Applicant: 三星电子株式会社

Inventor： 朴秀振 ,  金泓秀 ,  甘喜星 ,  高秉柱 ,  郑帐喜

IPC: H10B41/35 ,  G11C5/06 ,  H10B43/35

Abstract: 提供了半导体器件和包括该半导体器件的电子系统。该半导体器件可以包括：源极结构，所述源极结构包括单元区和与所述单元区相邻的延伸区；位于所述单元区和延伸区上的栅极堆叠件；穿透接触，所述穿透接触设置在所述延伸区中；阶梯式绝缘层，所述阶梯式绝缘层设置在所述栅极堆叠件上；以及位于所述阶梯式绝缘层上的互连结构。所述互连结构可以包括第一互连绝缘层、位于所述第一互连绝缘层中的第一下导电图案、位于所述第一互连绝缘层上的覆盖层、以及穿透所述覆盖层的通路结构。所述通路结构可以包括连接到所述第一下导电图案和上导电图案的多个第一通路，并且所述第一通路可以设置在所述延伸区上。

公开(公告)号：CN109003977B

公开(公告)日：2023-08-22

申请号：CN201810466873.X

申请日：2018-05-16

Applicant: 三星电子株式会社

Inventor： 李吉镐 ,  高宽协 ,  金泓秀 ,  林濬熙 ,  田昌勳

IPC: H10B69/00

Abstract: 集成电路器件可包括：衬底，包括闪速存储器区及可变电阻存储器区；闪速存储器单元晶体管，包括与所述衬底的闪速存储器区交叠的单元栅极电极；可变电阻元件，与所述衬底的可变电阻存储器区交叠；以及选择晶体管，包括设置在所述衬底的可变电阻存储器区中的选择源极/漏极区。所述选择源极/漏极区可电连接到所述可变电阻元件。所述衬底可包括面对所述单元栅极电极及所述可变电阻元件的上表面，且所述衬底的上表面可从所述闪速存储器区连续地延伸到所述可变电阻存储器区。

公开(公告)号：CN114388556A

公开(公告)日：2022-04-22

申请号：CN202111208643.1

申请日：2021-10-18

Applicant: 三星电子株式会社

Inventor： 任宝林 ,  金泓秀 ,  朴钟国 ,  崔豪势 ,  成贤柱

IPC: H01L27/24

Abstract: 提供了一种集成电路存储器件和可变电阻存储器件。该集成电路存储器件包括在衬底上的多个行选择晶体管和虚设行选择晶体管。多条字线和多条虚设字线也提供在衬底上。提供电连接到所述多条字线中的对应的字线的多个存储单元。提供电连接到所述多条虚设字线中的对应的虚设字线的多个虚设存储单元。提供将所述多条字线中的第一字线电连接到所述多个行选择晶体管中的第一行选择晶体管的第一布线结构，以及提供将所述多条虚设字线电连接在一起并将所述多条虚设字线电连接到虚设行选择晶体管的第二布线结构。

公开(公告)号：CN113496999A

公开(公告)日：2021-10-12

申请号：CN202110294907.3

申请日：2021-03-19

Applicant: 三星电子株式会社

Inventor： 任钟皓 ,  赵厚成 ,  金泓秀

IPC: H01L23/538 ,  H01L27/11526 ,  H01L27/11573

Abstract: 一种垂直存储器件包括：在基板上的外围电路的电路图案，该电路图案包括下导电图案；单元堆叠结构，在电路图案之上并在第一水平方向上间隔开，其中每个单元堆叠结构包括在垂直方向上间隔开的栅电极；第一绝缘夹层，覆盖单元堆叠结构以及在单元堆叠结构之间的部分；贯穿通路接触，穿过单元堆叠结构之间的第一绝缘夹层以接触下导电图案的上表面；至少一个虚设贯穿通路接触，穿过单元堆叠结构之间的第一绝缘夹层并与贯穿通路接触相邻地设置；以及在贯穿通路接触上的上布线。

公开(公告)号：CN104681561B

公开(公告)日：2019-06-25

申请号：CN201410696386.4

申请日：2014-11-26

Applicant: 三星电子株式会社

Inventor： 申有哲 ,  金泓秀 ,  沈载星

IPC: H01L27/1157 ,  H01L27/11578

CPC classification number: H01L27/11556 ,  G11C16/0483 ,  H01L27/11531 ,  H01L27/11548 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 本发明提供了一种三维半导体存储器器件。三维半导体存储器器件包括堆叠结构、垂直半导体图案、公共源极区以及阱拾取区。堆叠结构设置在第一导电类型的半导体层上。每个堆叠结构包括垂直地堆叠在彼此上的电极并在第一方向上延伸。垂直半导体图案穿过堆叠结构。第二导电类型的公共源极区设置在半导体层中。至少一个公共源极区设置在两个相邻的堆叠结构之间。至少一个公共源极区在第一方向上延伸。第一导电类型的阱拾取区设置在半导体层中。至少一个阱拾取区邻近至少一个堆叠结构的两端。

公开(公告)号：CN107768376A

公开(公告)日：2018-03-06

申请号：CN201710316294.2

申请日：2017-05-08

Applicant: 三星电子株式会社

Inventor： 金敬勋 ,  金泓秀

IPC: H01L27/11551 ,  H01L27/11578

CPC classification number: H01L27/1052 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/28 ,  H01L23/5283 ,  H01L27/11565 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582 ,  H01L29/7827 ,  H01L27/11551 ,  H01L27/11578

Abstract: 提供一种垂直存储器装置，所述垂直存储器装置包括：基底，具有单元阵列区、字线接触区和外围电路区；栅电极，在单元阵列区和字线接触区中与基底平行，所述栅电极堆叠在垂直于基底的方向上并在所述垂直于基底的方向上间隔开；沟道结构，穿过单元阵列区中的栅电极，所述沟道结构电连接到基底；虚设沟道结构，穿过字线接触区中的栅电极，所述虚设沟道结构与基底间隔开；导线，平行于基底并电连接到第一栅电极，所述导线与虚设沟道结构的在竖直方向上的延伸部的至少一部分交叉。

公开(公告)号：CN1518089A

公开(公告)日：2004-08-04

申请号：CN200410001967.8

申请日：2004-01-16

Applicant: 三星电子株式会社

Inventor： 姜大雄 ,  金泓秀 ,  崔正达 ,  朴奎灿 ,  曹盛纯 ,  任庸植 ,  场成男

IPC: H01L21/76 ,  H01L21/31 ,  H01L21/02

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L27/11526 ,  H01L27/11543

Abstract: 本发明提供制造具有多栅极绝缘层的半导体装置的方法以及由此制造的半导体装置。该方法包括在半导体衬底的第一区域和第二区域分别形成垫绝缘层和初始高电压栅极绝缘层。穿过垫绝缘层并掩埋在半导体衬底中的第一隔离层被形成以定义第一区域中的第一有源区，而穿过初始高电压绝缘层并掩埋在半导体衬底中的第二隔离层被形成以定义第二区域中的第二有源区。随后垫绝缘层被去除以露出第一有源区。低电压绝缘层形成在露出的第一有源区上。因此，可以使得在去除垫绝缘层以便在邻近第一隔离层的有源区上形成低电压栅极绝缘层的过程中形成在第一隔离层边缘处的凹陷区域(凹槽区域)的深度被最小化，并且它能够防止凹槽区域形成在第二隔离层的边缘处。