公开(公告)号：CN107104075A

公开(公告)日：2017-08-29

申请号：CN201710099074.9

申请日：2017-02-23

Applicant: 三星电子株式会社

Inventor： 李盛三 ,  金俊秀 ,  安孝信 ,  山田悟 ,  全柱炫 ,  郑文泳 ,  郑天炯 ,  赵珉熙 ,  蔡教锡 ,  崔恩爱

IPC: H01L21/762 ,  H01L29/772

CPC classification number: H01L29/7827 ,  H01L28/00 ,  H01L29/045 ,  H01L29/4236 ,  H01L21/76224 ,  H01L23/13 ,  H01L29/772

Abstract: 一种半导体器件包括：包含沟槽的半导体基板，该半导体基板具有晶体结构；以及覆盖沟槽的内侧壁的绝缘层，其中沟槽的内侧壁具有在晶体结构的{320}晶面族中包含的至少一个面或者关于{320}晶面族具有2度以内的角度的至少一个面。

公开(公告)号：CN101442053B

公开(公告)日：2012-11-14

申请号：CN200810215206.0

申请日：2008-09-18

Applicant: 三星电子株式会社

Inventor： 赵珉熙 ,  朴承培

IPC: H01L27/105 ,  H01L27/108 ,  H01L27/115 ,  H01L23/522 ,  H01L21/8239 ,  H01L21/8242 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L29/66621 ,  H01L27/10876 ,  H01L29/4236

Abstract: 公开了在有源区上具有存储节点的半导体器件及其制造方法。该半导体器件包括半导体衬底中的有源区，具有顺序地设置在有源区中的第一、第二和第三区域。半导体衬底中的无源区限定有源区。部分地掩埋在有源和无源区中的栅极图案被安置在第一与第二区域之间或第二与第三区域之间，成直角地与有源区相交。位线图案成直角地与栅极图案相交并且与无源区重叠，该位线图案包括电连接到有源区的第二区域的区域。层间绝缘层覆盖栅极图案。该层间绝缘层上的存储节点电连接到有源区。第一存储节点与第一区域和无源区重叠，并且第二存储节点与第三区域、无源区和位线图案重叠。

公开(公告)号：CN119495656A

公开(公告)日：2025-02-21

申请号：CN202410525604.1

申请日：2024-04-29

Applicant: 三星电子株式会社

Inventor： 赵珉熙 ,  李蕙兰 ,  寺井真之

IPC: H01L23/48 ,  H01L23/528

Abstract: 一种半导体装置，包括：上导电线，其在衬底上方沿第一水平方向延伸；沟道层，其在垂直于第一水平方向的第二水平方向上面对上导电线；栅极电介质膜，其位于沟道层和上导电线之间；导电接触图案，其包括下表面和侧壁，该下表面与沟道层的上表面接触，该侧壁包括在第二水平方向上面对上导电线的第一侧壁；以及绝缘间隔件，其包括在第二水平方向上位于上导电线和导电接触图案之间的第一部分。

公开(公告)号：CN118695588A

公开(公告)日：2024-09-24

申请号：CN202410330898.2

申请日：2024-03-22

Applicant: 三星电子株式会社

Inventor： 李镕珍 ,  宋映槿 ,  赵珉熙

IPC: H10B12/00

Abstract: 一种半导体装置包括基板、在基板上在第一水平方向上延伸的位线、在位线上的第一模层、在位线上的沟道层、在沟道层的侧壁上并且在第二水平方向上延伸的一条或更多条字线、以及在字线与沟道层之间的栅极绝缘层，其中第一模层限定暴露位线的上表面的一部分的模开口，并且在与第一水平方向交叉的第二水平方向上延伸，其中沟道层包括第一氧化物半导体层、第二氧化物半导体层以及在第一氧化物半导体层与第二氧化物半导体层之间的辅助沟道层。

公开(公告)号：CN118475112A

公开(公告)日：2024-08-09

申请号：CN202311113569.4

申请日：2023-08-31

Applicant: 三星电子株式会社

Inventor： 严祥训 ,  赵珉熙

IPC: H10B12/00 ,  H10B63/00

Abstract: 提供了半导体器件及其制造方法。所述半导体器件包括：衬底；位于所述衬底上方的位线；位于所述位线上的沟道图案，在垂直于所述位线的上表面的方向上延伸；字线，与所述位线相交并且与所述沟道图案间隔开；栅极绝缘图案，位于所述沟道图案和所述字线之间；位于所述字线上的绝缘图案；以及连接到所述沟道图案的着陆焊盘。所述沟道图案包括顺序地堆叠的第一沟道图案、第二沟道图案和第三沟道图案，所述第一沟道图案连接到所述位线，所述第二沟道图案位于所述第一沟道图案和所述第三沟道图案之间，所述第三沟道图案连接到所述着陆焊盘，所述第一沟道图案和所述第三沟道图案包括结晶氧化物半导体材料，并且所述第二沟道图案包括非晶氧化物半导体材料。

公开(公告)号：CN111435660B

公开(公告)日：2024-05-28

申请号：CN201911035132.7

申请日：2019-10-29

Applicant: 三星电子株式会社

Inventor： 金熙中 ,  赵珉熙 ,  金俊秀 ,  安泰炫 ,  禹东秀 ,  黄有商

IPC: H10B12/00

Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置包括：堆叠结构，具有竖直堆叠在基底上的多个层，每个层包括：第一位线和栅极线，在第一方向上延伸，第一半导体图案，在第一位线和栅极线之间沿第二方向延伸，第二方向与第一方向交叉，以及第二半导体图案，跨越第一栅极绝缘层与栅极线相邻，第二半导体图案在第一方向上延伸；第一字线，与第一半导体图案相邻并从基底在第三方向上竖直延伸，第三方向与第一方向和第二方向垂直；第二位线，连接到第二半导体图案的一端并从基底在第三方向上竖直延伸；以及第二字线，连接到第二半导体图案的另一端并在第三方向上竖直延伸。

公开(公告)号：CN117641899A

公开(公告)日：2024-03-01

申请号：CN202311065598.8

申请日：2023-08-23

Applicant: 三星电子株式会社

Inventor： 黄恩锡 ,  严祥训 ,  赵珉熙

IPC: H10B12/00

Abstract: 半导体器件可包括在基底上的位线、在位线之上并与位线间隔开的栅电极、在栅电极的侧壁上的栅极绝缘图案、在栅极绝缘图案的侧壁上并包括氧化物半导体材料的沟道、接触沟道的上表面并包括非晶氧化物半导体材料的导电图案、和接触导电图案的上表面的接触插塞。接触插塞可包括金属。非晶氧化物半导体材料可掺杂有氟(F)、氯(Cl)、氮(N)、氢(H)或氩(Ar)。

公开(公告)号：CN117440684A

公开(公告)日：2024-01-23

申请号：CN202310872510.7

申请日：2023-07-14

Applicant: 三星电子株式会社

Inventor： 严祥训 ,  赵珉熙

IPC: H10B12/00 ,  H01L23/528 ,  H01L29/04

Abstract: 提供了一种半导体装置。所述半导体装置包括在基底上的位线、栅电极、栅极绝缘图案和沟道结构。每条位线在第一方向上延伸，并且位线可以在第二方向上彼此间隔开。栅电极在第一方向上彼此间隔开，并且每个栅电极在第二方向上延伸。对于每个栅电极，栅极绝缘图案形成在栅电极的在第一方向上的侧壁上，并且沟道结构形成在栅极绝缘图案的在第一方向上的侧壁上。沟道结构包括第一非晶沟道和第一结晶沟道，第一非晶沟道包括非晶氧化物半导体，第一结晶沟道包括结晶氧化物半导体并接触第一非晶沟道的上表面。

公开(公告)号：CN116916650A

公开(公告)日：2023-10-20

申请号：CN202310032343.5

申请日：2023-01-10

Applicant: 三星电子株式会社

Inventor： 赵珉熙 ,  柳民泰 ,  柳喜齐 ,  柳成原 ,  李镕珍 ,  李元锡

IPC: H10B12/00

Abstract: 公开了半导体存储器装置及其制造方法。所述半导体存储器装置包括：外围电路结构，包括在半导体基底上的外围电路和在外围电路上的第一介电层；单元阵列结构，在半导体基底上；以及屏蔽层，在外围电路结构和单元阵列结构之间。单元阵列结构包括：位线；第一有源图案和第二有源图案，在位线上；第一字线，在第一有源图案上沿第二方向延伸；第二字线，在第二有源图案上沿第二方向延伸；数据存储图案，在第一有源图案和第二有源图案上；以及第二介电层，在半导体基底上。第一介电层的氢浓度大于第二介电层的氢浓度。

公开(公告)号：CN116825851A

公开(公告)日：2023-09-29

申请号：CN202310013153.9

申请日：2023-01-05

Applicant: 三星电子株式会社

Inventor： 柳成原 ,  金容锡 ,  柳民泰 ,  柳喜齐 ,  李镕珍 ,  李元锡 ,  赵珉熙

IPC: H01L29/786 ,  H10B12/00

Abstract: 提供了半导体装置和包括该半导体装置的半导体存储器单元，所述半导体装置包括：基底；栅电极，在基底上；沟道层。在基底与栅电极之间；源电极，与沟道层的第一侧壁接触；以及漏电极，与沟道层的第二侧壁接触。第二侧壁与第一侧壁相对。沟道层包括与源电极和漏电极中的一者接触的第一沟道图案，以及在第一沟道图案与栅电极之间的第二沟道图案。第一沟道图案和第二沟道图案包括彼此不同的氧化物半导体材料。源电极的一部分和漏电极的一部分与栅电极的一部分叠置。