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公开(公告)号：CN111638939B
公开(公告)日：2022-11-15
申请号：CN202010404131.1
申请日：2020-05-13
Applicant: 无锡江南计算技术研究所 , 北京凌云雀科技有限公司
IPC: G06F9/455
Abstract: 本发明公开一种面向申威平台的Kubernetes容器平台应用生命周期的管理系统，包括应用管理组件、应用API网关模块和Kubernetes集群代理模块，所述应用管理组件指部署于物理或虚拟主机上，用于实现应用生命周期管理的组件，所述应用API网关模块指与应用管理组件部署于同一内网中，提供应用API的网关功能，所述Kubernetes集群代理模块指与应用管理组件部署于同一内网，提供多Kubernetes集群代理的功能。本发明简化了应用生命周期管理的流程，极大提高了应用生命周期管理效率，具有良好的实用性。
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公开(公告)号：CN110727583B
公开(公告)日：2022-11-15
申请号：CN201910845696.0
申请日：2019-09-09
Applicant: 无锡江南计算技术研究所
IPC: G06F11/36
Abstract: 本发明涉及芯片验证技术领域，具体涉及一种基于可扩展验证组件构建验证环境的方法。本发明通过以下技术方案得以实现的：一种基于可扩展验证组件构建验证环境的方法，包含如下步骤：环境构成要素排序步骤：将的环境构成要素分析，根据所述构成要素的可扩展性和通用性进行排序；元素分层步骤：从底到下分成若干元素层，可扩展性和通用性最好的元素放置在最底层；验证组件形成步骤；验证环境框架定义步骤：利用脚本组件库将所述验证组件装填，构成实际运行的验证环境。本发明的目的是提供一种基于可扩展验证组件构建验证环境的方法，即使面对复杂芯片的验证时，依旧可以有针对性的快速构建验证环境，大大提升验证环境的构建效率。
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公开(公告)号：CN110717308B
公开(公告)日：2022-11-15
申请号：CN201910864145.9
申请日：2019-09-12
Applicant: 无锡江南计算技术研究所
IPC: G06F30/392
Abstract: 本发明提供一种多层级高效率的存储系统可复用设计方法，涉及存储设计技术领域，该方法包括以下步骤：S1：根据ASIC电路访存需求统计，评估存储系统可复用的设计规模；S2：判断是否为芯片研发阶段，若是则将芯片存储部进行对称布局；反之执行S3；S3：判断是否为封装设计阶段，若是则将封装存储部进行对称布局；反之执行S4；S4：判断是否为系统设计阶段，若是则将系统存储部进行对称布局；反之执行S5；S5：通知设计者对ASIC电路进行手动象限布局。本发明一种多层级高效率的存储系统可复用设计方法通过芯片、封装和系统多层级的模块化可复用设计，从多个层级扩大可复用设计范围并统一加速总体设计进度，同时有利于减小未来对SI/PI后仿真分析的需求。
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公开(公告)号：CN115329264A
公开(公告)日：2022-11-11
申请号：CN202211047818.X
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及机器学习技术领域，具体涉及一种支持单步调试的矩阵乘运算脉动阵列装置及调试方法，其中装置包括呈矩阵排列的运算核心、脉动阵列控制器、累加缓冲器和本地局部存储器，脉动阵列控制器包括北向数据加载器、西向数据整形与加载器、累加结果写回控制器、本地局部存储器访问接口和描述符管理解析模块，累加结果回写控制器与累加缓冲器连接，描述符管理解析模块接收单步调试模式设置及断点地址，若单步调试模式设置为有效，则西向数据加载到相应的断点地址时，停止加载西向数据及北向数据，并将已计算的结果输出至累加缓冲器。本发明的有益技术效果包括：支持单步调试有助于排查运算程序的异常和错误，提高神经网络模型的训练和预测效率。
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公开(公告)号：CN115271050A
公开(公告)日：2022-11-01
申请号：CN202210986888.5
申请日：2022-08-17
Applicant: 无锡江南计算技术研究所
Abstract: 一种神经网络处理器，属于高性能计算技术领域。本发明包括：控制核心，用于控制各个功能单元上的运算和处理；张量/向量/标量处理阵列，集成有n*m个张量/向量/标量处理单元，用于进行张量/向量/标量计算；内存单元，包括共享内存和若干个私有内存；片上网络单元，用于实现片上的各个功能单元之间的数据交换；集合操作加速单元，包括在线计算部件和在线压缩/解压部件，用于实现片上的支持集合操作的在线计算和在线解压缩；I/O接口单元，用于与其他神经网络处理器或者主处理器连接，以及实现芯片与其他芯片之间的数据交换。本发明能够有效提高神经网络模型训练和推理的算力，并增加数据处理的灵活性。
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Patent Agency Ranking
公开(公告)号：CN115269013A
公开(公告)日：2022-11-01
申请号：CN202210966615.4
申请日：2022-08-12
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供一种支持并发处理多个计算加速引擎的异步计算方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：在加速核心内部集成多个用以处理不同的加速需求的异步计算引擎；S2：控制主流水线接收异步计算指令并基于异步计算指令获取异步计算请求；S3：基于异步计算请求从多个异步计算引擎中获取目标异步计算引擎，控制目标异步计算引擎进行异步计算处理得到处理结果，将处理结果存储在局部数据存储器中；S4：控制局部数据存储器和主流水线进行数据交互以将处理结果交互至主流水线。本发明可以支持一个或多个异步计算加速引擎，以应对应用中不同的加速需求，因此具有一定的灵活性和扩展性。
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公开(公告)号：CN115268838A
公开(公告)日：2022-11-01
申请号：CN202210966726.5
申请日：2022-08-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/53 , G06F7/509 , G06F3/06 , G06F9/445 , G06F12/0877
Abstract: 本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲结构及其数据累加卸载方法。一种累加器缓冲结构，包括一累加器缓冲控制逻辑；以及多个累加器缓冲模块，每一所述累加器缓冲模块均包括双缓冲单元，包括第一缓冲和第二缓冲，当所述第一缓冲处于第一工作模式时，所述第二缓冲处于第二工作模式；当所述第一缓冲处于第二工作模式时，所述第二缓冲处于第一工作模式；其中，所述第一工作模式为对累加结果进行缓存。本发明的实施例中，累加器缓冲模块可以通过第一缓冲对累加结果进行缓存，同时可以对第二缓冲中已缓存的累加结果进行卸载，省去了现有技术中等待累加结果卸载的时间，进而有效提高了累加器缓冲的工作效率。
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公开(公告)号：CN112631593B
公开(公告)日：2022-10-04
申请号：CN201910904073.6
申请日：2019-09-24
Applicant: 无锡江南计算技术研究所
IPC: G06F8/41
Abstract: 本发明公开了一种基于RMA的众核分布式共享SPM实现方法，语言级共享SPM空间描述方法，由编程人员显示申明共享SPM数据；编译器对程序中的共享SPM数据的访问转换为RMA消息，根据访问特征生成对应的高效RMA操作；运行时提供高效RMA支持。本发明为用户提供分布式共享SPM变量的描述机制，并通过运行时RMA实现众核核心SPM的逻辑共享，简化众核核心间的通信，增大众核核心能够访问的高速缓存的空间；同时，充分利用众核处理器SPM和RMA的优势，简化在众核处理器上的编程，提高众核处理器的好用性、易用性，提升众核系统的可编程性。
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公开(公告)号：CN112559031B
公开(公告)日：2022-10-04
申请号：CN201910910099.1
申请日：2019-09-25
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开一种基于数据结构的众核程序重构方法，包括基于提取基本类型数据结构的重构方法、基于数组降维的空间压缩的重构方法、基于增大传输字长的空间压缩的重构方法。本发明主要针对多级异构众核并行计算问题中多样化的数据结构，提供高效的数据结构重构方法，提高异构并行程序的计算效率。
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公开(公告)号：CN112527304B
公开(公告)日：2022-10-04
申请号：CN201910885756.1
申请日：2019-09-19
Applicant: 无锡江南计算技术研究所
IPC: G06F8/41 , G06F16/901 , G06K9/62
Abstract: 本发明公开一种基于异构平台的自适应节点融合编译优化方法，包括以下步骤：S1、生成中间表示；S2、DAG融合子图识别；S3、节点融合策略；S4、代价评估；S5、自适应选择节点融合策略，即根据S4计算得到的第k个融合策略代价，结合目标后端的寄存器、cache、内存使用情况，自适应地选择最优的节点融合策略；S6、目标相关节点融合，根据节点融合策略，将S23中匹配得到的DAG子图的控制流和数据流关系，转移到S5选择出的节点融合策略所生成的融合后的DAG子图上，使用融合后的DAG子图替换融合前的DAG子图，转到S22；S7、生成目标代码，即编译器对降级完成后的DAG进行编译处理，生成异构平台代码。本发明为异构平台的节点融合优化提供精确指导，能够进一步挖掘异构平台复合指令的潜力，提升异构平台的性能。
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