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公开(公告)号：CN113346880A
公开(公告)日：2021-09-03
申请号：CN202110663155.3
申请日：2021-06-15
Applicant: 西安微电子技术研究所
Abstract: 本发明公开基于时钟标定的可调时间三模冗余时钟产生的系统及方法，本发明针对普通时间三模冗余结构中三路时钟间隔受到工艺、电压和温度影响变化大的问题，提出一种利用系统时钟信号标定的可调时间三模冗余时钟产生方法，实现不同应用环境和场景下三模时钟时间间隔的精确设置，缓解工艺、电压和温度对三模时钟间隔时间的影响，可以进一步提高超大规模集成的工作频率和性能。
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公开(公告)号：CN111800226A
公开(公告)日：2020-10-20
申请号：CN202010612890.7
申请日：2020-06-30
Applicant: 西安微电子技术研究所
IPC: H04L1/00 , H04L12/40 , H04L12/417 , H04L12/423
Abstract: 本发明公开了一种基于硬件仲裁的边带管理电路及方法，边带管理电路中接收帧处理单元、简化介质独立接口、硬件仲裁单元、寄存器和发送帧处理单元均与主控制单元连接，系统总线接口、接收帧处理单元和发送帧处理单元均与通道仲裁单元连接，接收帧处理单元、发送帧处理单元和硬件仲裁单元均与简化介质独立接口连接。本发明基于硬件仲裁的边带管理电路在硬件上仅需增加两个外部引脚，通过环路上的设备之间直接进行仲裁操作码收发进行硬件仲裁控制，整个仲裁过程无需BMC与电路之间进行命令响应交互，减少了仲裁的等待时间；采用令牌传递的策略进行发送器的选定，仅持有令牌者可以进行数据发送，确保了发送权的传递，避免了发送冲突，提升了处理的效率。
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公开(公告)号：CN108763106B
公开(公告)日：2020-07-24
申请号：CN201810551673.4
申请日：2018-05-31
Applicant: 西安微电子技术研究所
IPC: G06F12/0871
Abstract: 本发明公开了一种基于交叉存储的Cache实现方法，在满足的条件下，一个周期填充一个Cache行的所有N个字，同时在命中判断周期使用同一地址读取所有M路对应的K个字，满足流水线对Cache访问的时序要求，N为Cache行的大小，K为流水线与Cache之间的数据位宽，并且N是K的整数倍，M为Cache的路数。本发明保证了可同时写入同一路一个Cache行的所有数据，又可同时读出不同路的相同地址的数据，充分利用了高性能片上总线的数据带宽，又满足了处理器流水线对Cache时序的要求。
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公开(公告)号：CN111324383A
公开(公告)日：2020-06-23
申请号：CN202010131301.3
申请日：2020-02-28
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于RISC-V指令扩展的安全协处理器结构，专用指令执行单元和通用指令执行单元分别与输出结果控制连接，处理器主流水线译码级给出的安全指令编码逻辑根据指令编码进行详细译码并将指令发送给专用指令执行单元或通用指令执行单元，指令执行完毕后通过输出结果控制逻辑将运算结果输出给处理器主流水线的写回级，由处理器主流水线实现通用寄存器的写回操作。本发明不仅避免了指令集授权问题，同时有效降低了对原始处理器的侵入性，并且扩大了对加解密算法的适用范围，具有较高的应用价值。
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公开(公告)号：CN118335722A
公开(公告)日：2024-07-12
申请号：CN202410369239.X
申请日：2024-03-28
Applicant: 西安微电子技术研究所
IPC: H01L23/552
Abstract: 本发明公开了一种抗辐射加固Guard‑Gate锁存器电路结构，传输门S1连接Delay单元的一端，Delay单元的另一端作为Qd节点分别连接N型场效应晶体管Mn2的栅极和Mp2的栅极；Mn2的漏极和Mp2的漏极连接作为Qn节点连接三态门Sinv的输入，三态门Sinv的输出连接传输门S1和Delay单元形成Q节点；Mn2的源极分别连接Mn1的漏极和受控电流源Is2的一端，Mn1的源极和受控电流源Is2的另一端接地；Mp2的源极分别连接Mp1的漏极和受控电流源Is1的一端，Mp1的源极和受控电流源Is1的另一端连接电源vdd；Mn1的栅极和Mp1的栅极连接Q节点。可有效的提高GG‑Latch结构保持阶段的抗单粒子翻转能力。
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Patent Agency Ranking
公开(公告)号：CN113346880B
公开(公告)日：2023-07-11
申请号：CN202110663155.3
申请日：2021-06-15
Applicant: 西安微电子技术研究所
Abstract: 本发明公开基于时钟标定的可调时间三模冗余时钟产生的系统及方法，本发明针对普通时间三模冗余结构中三路时钟间隔受到工艺、电压和温度影响变化大的问题，提出一种利用系统时钟信号标定的可调时间三模冗余时钟产生方法，实现不同应用环境和场景下三模时钟时间间隔的精确设置，缓解工艺、电压和温度对三模时钟间隔时间的影响，可以进一步提高超大规模集成的工作频率和性能。
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公开(公告)号：CN113422603B
公开(公告)日：2023-06-20
申请号：CN202110663180.1
申请日：2021-06-15
Applicant: 西安微电子技术研究所
IPC: H03L7/08
Abstract: 本发明公开了一种SET检测电路、方法和芯片，锁定检测模块输入端分别连接有clk0和clk360，锁定检测模块输出端连接有lock_l0；差分时钟判决电路的反相器和传输门的输入端分别连接有两个差分信号，两个差分信号为一对互补的差分信号，反相器和传输门的输出端连接异或门输入端，异或门输出端连接触发器的d端口；触发器的ck端口连接有clk0；触发器的rstb端口连接锁定检测模块输出端；触发器的q端口与与非门第一输入端连接，与非门的第二输入端连接有tie_high，与非门的输出端连接有lock_l1。既保留了常态电路中的锁定检测功能，还能够检测压控延迟线中出现的两种特殊的SET响应。
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公开(公告)号：CN111953339B
公开(公告)日：2023-06-13
申请号：CN202010838475.3
申请日：2020-08-19
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种锁相环快速锁定鉴频电路，包括依次连接的分频模块、采样模块、比较模块和使能模块；所述分频模块的输入端分别接入锁相环参考时钟信号FREF、环路反馈时钟信号FFB和复位信号RESET；分频模块的输出信号第一正相分频时钟CKP1、第一负相分频时钟CKN1、通路一采样数据D1、第二正相分频时钟CKP2、第二负相分频时钟CKN2和通路二采样数据D2分别与采样模块的输入端相连；所述采样模块输出的第一比较信号Q1、第二比较信号Q2、第三比较信号Q3、第四比较信号Q4、第五比较信号Q5、第六比较信号Q6、第七比较信号Q7和第八比较信号Q8分别与比较模块的输入端相连；电路结构简单，易于实现，可大幅缩小锁相环从上电启动到输出频率稳定达到预定指标所需的时间。
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公开(公告)号：CN113422603A
公开(公告)日：2021-09-21
申请号：CN202110663180.1
申请日：2021-06-15
Applicant: 西安微电子技术研究所
IPC: H03L7/08
Abstract: 本发明公开了一种SET检测电路、方法和芯片，锁定检测模块输入端分别连接有clk0和clk360，锁定检测模块输出端连接有lock_l0；差分时钟判决电路的反相器和传输门的输入端分别连接有两个差分信号，两个差分信号为一对互补的差分信号，反相器和传输门的输出端连接异或门输入端，异或门输出端连接触发器的d端口；触发器的ck端口连接有clk0；触发器的rstb端口连接锁定检测模块输出端；触发器的q端口与与非门第一输入端连接，与非门的第二输入端连接有tie_high，与非门的输出端连接有lock_l1。既保留了常态电路中的锁定检测功能，还能够检测压控延迟线中出现的两种特殊的SET响应。
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公开(公告)号：CN110806899B
公开(公告)日：2021-08-24
申请号：CN201911061832.3
申请日：2019-11-01
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于指令扩展的流水线紧耦合加速器接口结构，包括相关检测模块和加速引擎，相关检测模块设置在译码级，用于检测加速指令对于寄存器文件RF访问的数据相关；当加速指令进入译码级后，启动相关检测模块，输入寄存器文件RF访问请求，仅当判断有相关产生，产生阻塞应答信号；加速引擎设置在运算执行级，由译码级通过级间寄存器reg3发出的加速器访问请求信号激活加速引擎部件，此时运算执行部件处于旁路状态，运算执行部件与加速器的访问应答进入多路选择器MUX1，多路选择器MUX1将在加速指令标识信号作用下选择相应的结果发往级间寄存器reg4。本发明具有极强的通用性，适用于多数处理器系统。
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