公开(公告)号：CN108763760B

公开(公告)日：2022-03-22

申请号：CN201810533154.5

申请日：2018-05-29

Applicant: 西安微电子技术研究所

Inventor： 罗敏涛 ,  赵翠华 ,  张春妹 ,  刘思源 ,  杨博

IPC: G06F30/398 ,  G06F13/16

Abstract: 本发明公开了一种基于两级BOOT结构的系统级芯片，包括存储器控制器，存储控制器通过片内总线连接处理器，片内总线连接片内ROM；其中存储器控制器连接存储区一和存储区二；其中存储区一包括串行PROM和并行MRAM，且存储器控制器同一时刻访问串行PROM或并行MRAM；存储区二为并行SRAM；其中片内ROM存储一级BOOT指令，且处理器访问片内ROM存储的内容；其中存储区一中存储二级BOOT指令和用户程序；其中处理器接入BOOTSEL控制引脚；存储器控制器接入ROMSEL控制引脚。采用硬件控制的方式选择上电复位的启动地址和访问的片外存储体类型，并且基于两级BOOT结构实现系统级芯片的三种上电启动方式。

公开(公告)号：CN111324383A

公开(公告)日：2020-06-23

申请号：CN202010131301.3

申请日：2020-02-28

Applicant: 西安微电子技术研究所

Inventor： 张海金 ,  娄冕 ,  杨博 ,  刘思源 ,  苏若皓 ,  郭娜娜

IPC: G06F9/38 ,  G06F9/30 ,  G06F21/60

Abstract: 本发明公开了一种基于RISC-V指令扩展的安全协处理器结构，专用指令执行单元和通用指令执行单元分别与输出结果控制连接，处理器主流水线译码级给出的安全指令编码逻辑根据指令编码进行详细译码并将指令发送给专用指令执行单元或通用指令执行单元，指令执行完毕后通过输出结果控制逻辑将运算结果输出给处理器主流水线的写回级，由处理器主流水线实现通用寄存器的写回操作。本发明不仅避免了指令集授权问题，同时有效降低了对原始处理器的侵入性，并且扩大了对加解密算法的适用范围，具有较高的应用价值。

公开(公告)号：CN111275180A

公开(公告)日：2020-06-12

申请号：CN202010130325.7

申请日：2020-02-28

Applicant: 西安微电子技术研究所

Inventor： 娄冕 ,  苏若皓 ,  杨靓 ,  崔媛媛 ,  张海金 ,  郭娜娜 ,  刘思源 ,  黄九余 ,  田超

IPC: G06N3/063 ,  G06N3/04

Abstract: 本发明公开了一种降低深度神经网络数据迁移及功耗的卷积运算结构，包括乘法器和加法器，乘法器的输入端分别连接多路复选器MUX1和多路复选器MUX2，乘法器的输出端与多路复选器MUX1的输出端经多路复选器MUX3与加法器的输入端连接，加法器的输入端还连接有多路复选器MUX4的输入端，多路复选器MUX1、多路复选器MUX2、乘法器、多路复选器MUX3、多路复选器MUX4的输出端和加法器的输入端分别连接寄存器reg1，加法器的输出端连接寄存器reg2，寄存器reg2的输出端连接多路复选器MUX4的输入端，用于实现卷积运算的乘累加操作。本发明适用于当前所有卷积神经网络模型，在最大程度满足数据并行度的前提下，有效降低了全局计算的动态功耗，控制结构简单，具有极强的通用性。

公开(公告)号：CN109189719A

公开(公告)日：2019-01-11

申请号：CN201810848066.4

申请日：2018-07-27

Applicant: 西安微电子技术研究所

Inventor： 刘思源 ,  刘振昊 ,  肖建青 ,  谢琰瑾 ,  郭娜娜

IPC: G06F15/78

Abstract: 本发明公开了一种片内容错存储的复用结构及方法，包括总线，总线通过总线接口连接至片内存储容错控制器，片内存储容错控制器输出端连接有第一地址译码器和第二地址译码器，第一地址译码器的输出端连接有片内存储区，第二地址译码器的输出端通过拼接逻辑连接至多路选择器，且第一地址译码器的输出端也连接至多路选择器，所述多路选择器的输出端连接至片内存储容错校验区。本发明不受存储器件类型的限制，容错校验算法的限制，在不降低系统其他部位效率的前提下，能利用校验区够扩展片内有效存储空间，提升系统访问效率和整体性能。

公开(公告)号：CN108829373A

公开(公告)日：2018-11-16

申请号：CN201810533118.9

申请日：2018-05-25

Applicant: 西安微电子技术研究所

Inventor： 赵翠华 ,  罗敏涛 ,  刘思源 ,  田超 ,  李磊 ,  娄冕 ,  黄九余

IPC: G06F5/06

Abstract: 本发明一种异步fifo实现电路，包括fifo控制模块，以及基于异步时钟clk1和clk2设置的基于clk1的同步fifo1和基于clk2的同步fifo2；同步fifo1和同步fifo2中的数据宽度相同；fifo控制模块包括与基于clk1的同步fifo1交互的fifo1状态控制模块，与基于clk2的同步fifo2交互的fifo2状态控制模块，以及跨时钟域脉冲转换模块；fifo1状态控制模块和fifo2状态控制模块用于根据电路的输入信号分别对同步fifo1和同步fifo2进行状态控制；状态控制包括IDLE态、WR态和RD态；跨时钟域脉冲转换模块用于clk1时钟域和clk2时钟域之间脉冲信号的转换。

公开(公告)号：CN108763148A

公开(公告)日：2018-11-06

申请号：CN201810549646.3

申请日：2018-05-31

Applicant: 西安微电子技术研究所

Inventor： 娄冕 ,  罗敏涛 ,  刘思源 ,  张海金 ,  田超

IPC: G06F15/78

CPC classification number: G06F15/7807 ,  G06F15/7817

Abstract: 本发明提供一种支持上注的容错存储器控制器，基于EDAC纠检错算法，将PROM和SRAM的统一控制模式分解为数据域和校验域的独立控制模式，从而构建了支持星载微处理器程序运行和校验元上注并行执行的模式。通过采用纠检错设计结构与可独立控制的配置寄存器相结合的策略，实现了空间程序的上注，在微处理器的存储器控制器中集成了用于纠检错的EDAC编码器和解码器，采用独立控制的编程模式，本发明具有显著的可扩展性，其不局限于片外存储器的类型、容量、数量，可以扩展编程配置寄存器而支持更多数量的外接存储器，具有良好的可移植性和可复用性，构成了可复用的IP，用于SoC系统快速设计。

公开(公告)号：CN109960664B

公开(公告)日：2023-05-02

申请号：CN201910208863.0

申请日：2019-03-19

Applicant: 西安微电子技术研究所

Inventor： 刘思源 ,  崔媛媛 ,  张海金 ,  罗敏涛

IPC: G06F12/02

Abstract: 本发明公开了一种多模块共享的容量统一分配并独立使用的FIFO控制装置，该装置包括N个block、K个小容量FIFO和配置共享FIFO单元；block用于发送和接收数据实现与外部的通信；配置共享FIFO单元用于读取各block对K个小容量FIFO的读写访问信号，实现为各block配置FIFO容量、分发和收集各block对FIFO的控制；其中，block为功能模块；FIFO的上限地址回环边界根据配置的FIFO容量变化。该装置能够减小芯片面积和降低芯片成本；该装置结构简单，易于实现，具有较高的可移植性。

公开(公告)号：CN110806899B

公开(公告)日：2021-08-24

申请号：CN201911061832.3

申请日：2019-11-01

Applicant: 西安微电子技术研究所

Inventor： 娄冕 ,  张海金 ,  杨博 ,  肖建青 ,  黄九余 ,  刘思源 ,  苏若皓 ,  罗敏涛 ,  张嘉骏

IPC: G06F9/30 ,  G06F9/38

Abstract: 本发明公开了一种基于指令扩展的流水线紧耦合加速器接口结构，包括相关检测模块和加速引擎，相关检测模块设置在译码级，用于检测加速指令对于寄存器文件RF访问的数据相关；当加速指令进入译码级后，启动相关检测模块，输入寄存器文件RF访问请求，仅当判断有相关产生，产生阻塞应答信号；加速引擎设置在运算执行级，由译码级通过级间寄存器reg3发出的加速器访问请求信号激活加速引擎部件，此时运算执行部件处于旁路状态，运算执行部件与加速器的访问应答进入多路选择器MUX1，多路选择器MUX1将在加速指令标识信号作用下选择相应的结果发往级间寄存器reg4。本发明具有极强的通用性，适用于多数处理器系统。