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公开(公告)号：CN108520767A
公开(公告)日：2018-09-11
申请号：CN201810258795.4
申请日：2018-03-27
Applicant: 苏州大学
Abstract: 本发明公开了一种基于串联晶体管型的改进的差分架构OTP存储单元及存储器，包括呈差分对称结构的第一、第二两管串联型OTP存储单元，第一两管串联型OTP存储单元包括串联的PMOS晶体管MP1和PMOS晶体管MP2，第二两管串联型OTP存储单元包括串联的PMOS晶体管MP3和PMOS晶体管MP4，第一两管串联型OTP存储单元和第二两管串联型OTP存储单元上接源线SL控制电路模块，下接位线BL控制电路模块和灵敏放大电路模块；还包括一跨接在两根字线的公共端以及两根源线的公共端之间的NBTI恢复电路。本发明不仅能够避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，还能有效改善NBTI效应的影响，极大地增加存储单元的可靠性及存储寿命。
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公开(公告)号：CN106782640A
公开(公告)日：2017-05-31
申请号：CN201710063686.2
申请日：2017-02-03
Applicant: 苏州大学
IPC: G11C11/16
CPC classification number: G11C11/1675
Abstract: 本发明公开了一种基于STT‑MTJ的MRAM单元控制电路，其包括第一字线逻辑电路、负脉冲产生电路、第二字线控制电路、第一反相器和第二反相器；所述第一字线逻辑电路的输出端连接到第一反相器的输入端，所述第一反相器的输出端连接到第一字线，所述第一反相器的接地端连接到负脉冲产生电路；所述第二字线控制电路的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第二字线。本发明能够补偿写0过程电流，从而有效避免写0过程产生误操作。
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公开(公告)号：CN102522829A
公开(公告)日：2012-06-27
申请号：CN201110447635.2
申请日：2011-12-28
Applicant: 苏州大学
Abstract: 本发明公开了一种电源管理电路，用以将预定电压提供给存储单元，所述电源管理电路包括第一晶体管、第二晶体管、第一输入端、第二输入端和输出端，所述第一晶体管的源极与电源端VCC连接，所述第一晶体管的栅极与第二晶体管的漏极共接且与第一输入端连接，所述第一晶体管的漏极与第二晶体管的源极共接且与输出端连接，所述第二晶体管的栅极与第二输入端连接，所述第一输入端和第二输入端提供逻辑控制信号。该电源管理电路在降低存储电路功耗的同时，还可以提高对数据的保持能力，同时该电源管理电路所占的面积小。
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公开(公告)号：CN106653072B
公开(公告)日：2019-04-12
申请号：CN201710063682.4
申请日：2017-02-03
Applicant: 苏州大学
IPC: G11C7/06
Abstract: 本发明公开了一种伪器件辅助灵敏放大器电路，其包括第一反相器、第二反相器、第三反相器、第一PMOS晶体管、第二PMOS晶体管和第一NMOS晶体管，所述第一反相器的输出端连接到第二反相器的输入端，所述第二反相器的输出端连接到第一反相器的输入端，还包括伪器件第二NMOS晶体管和第三NMOS晶体管，所述第二NMOS晶体管的源极和漏极均连接到第一反相器的输出端，所述第三NMOS晶体管的源极和漏极均连接到第二反相器的输出端，所述第二NMOS晶体管和第三NMOS晶体管的栅极均连接到第三反相器的输入端。本发明有效地改进传统灵敏放大器由于电容耦合减少初始压差的影响，提升灵敏放大器的良率和速度，同时不影响原电路版图的面积。
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公开(公告)号：CN109300933A
公开(公告)日：2019-02-01
申请号：CN201811384438.9
申请日：2018-11-20
Applicant: 苏州大学
Abstract: 本发明公开了一种阻型存储器结构，包括MOSFET管、复数个阻型存储单元和复数条对应阻型存储单元的位线；所述MOSFET管的源极连接到源极线，栅极连接到字线，漏极分别连接到各阻型存储单元的一端，各阻型存储单元的另一端连接到其对应的位线。本发明能够减小阻型存储器的面积，提高阻型存储器的存储密度。
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Patent Agency Ranking
公开(公告)号：CN108711442A
公开(公告)日：2018-10-26
申请号：CN201810089420.X
申请日：2018-01-30
Applicant: 苏州大学
CPC classification number: G11C16/26 , G11C16/045 , G11C16/3422 , G11C16/3477 , G11C16/3486
Abstract: 本发明公开了一种改进的差分架构SONOS Flash存储单元及存储器，该存储单元包括差分对称分布的两个完全相同的SONOS晶体管M1和SONOS晶体管M2，所述SONOS晶体管M1和SONOS晶体管M2的栅极相连，作为整个存储单元的字线;所述SONOS晶体管M1和SONOS晶体管M2的漏极分别连接存储单元的两根源线SL1和SL2;所述SONOS晶体管M1和SONOS晶体管M2的源极分别作为存储单元的两根位线BL1和BL2，并作为一组差分对输入到灵敏放大器中；还包括跨接在所述SONOS晶体管M1和SONOS晶体管M2的栅极的公共端与源线SL1和SL2的公共端之间的PBTI恢复电路。本发明能够有效避免采用基准电路带来的不匹配问题，极大地提高读取的稳定性，同时能够减少PBTI的影响。
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公开(公告)号：CN108305657A
公开(公告)日：2018-07-20
申请号：CN201810089422.9
申请日：2018-01-30
Applicant: 苏州大学
Abstract: 本发明公开了一种改进的差分架构ETOX flash存储单元及存储器，该存储单元一包括对称分布的浮栅晶体管M1和浮栅晶体管M2，所述浮栅晶体管M1和浮栅晶体管M2上接源线SL控制电路模块，所述浮栅晶体管M1和浮栅晶体管M2下接位线BL控制电路模块和灵敏放大电路模块，所述浮栅晶体管M1和浮栅晶体管M2的源极分别作为存储单元的两根源线SL1和SL2；所述浮栅晶体管M1和浮栅晶体管M2的漏极分别作为存储单元的两根位线BL1和BL2；所述浮栅晶体管M1和浮栅晶体管M2的第二层栅极作为存储单元的控制栅CG1和CG2；还包括跨接在控制栅CG1和CG2的公共端与位线BL1和BL2的公共端之间的PBTI恢复电路。本发明不仅能够提高该存储单元的读操作的可靠性和稳定性，还能减少PBTI的影响。
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公开(公告)号：CN102915761B
公开(公告)日：2016-01-20
申请号：CN201210428299.1
申请日：2012-10-31
Applicant: 苏州大学
IPC: G11C11/413
Abstract: 本发明提供了一种应用于存储单元的延时控制电路，包括：控制分压电路、选择电路以及下拉电路，当电压Vcc大于第一预设值时，下拉电路中的第一NMOS管以及第二NMOS管工作在饱和区，当电压Vcc小于第二预设值时，第二NMOS管工作在亚阈值区。本发明提供的延时控制电路能够在较低的工作电压时，保证第二NMOS工作在亚阈值区域，漏电流很小，可以实现对虚拟位线DBL的放电速度的降低，从而实现对灵敏放大器控制信号SAEN的延迟，可以保证SAEN信号到达时，存储阵列的读出BL和BLB有比较大的易于放大器读出的压差deltav，保证电路功能正确，没有逻辑错误。
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公开(公告)号：CN102522829B
公开(公告)日：2014-02-26
申请号：CN201110447635.2
申请日：2011-12-28
Applicant: 苏州大学
Abstract: 本发明公开了一种电源管理电路，用以将预定电压提供给存储单元，所述电源管理电路包括第一晶体管、第二晶体管、第一输入端、第二输入端和输出端，所述第一晶体管的源极与电源端VCC连接，所述第一晶体管的栅极与第二晶体管的漏极共接且与第一输入端连接，所述第一晶体管的漏极与第二晶体管的源极共接且与输出端连接，所述第二晶体管的栅极与第二输入端连接，所述第一输入端和第二输入端提供逻辑控制信号。该电源管理电路在降低存储电路功耗的同时，还可以提高对数据的保持能力，同时该电源管理电路所占的面积小。
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公开(公告)号：CN101913343A
公开(公告)日：2010-12-15
申请号：CN201010224056.7
申请日：2010-07-12
Applicant: 苏州大学
IPC: B60R16/023 , G05B19/418
CPC classification number: Y02P90/02
Abstract: 本发明公开了一种客车车身控制系统的可配置控制模块，包括处理器模块、以及和处理器模块分别相连的开关量输入电路、模拟量输入电路、控制信号输出电路、CAN总线通信模块和用于存储参数配置文件的存储器，还公开了可配置控制模块的参数配置方法，可配置控制模块的所有输入、输出端口的信号类型、输出端口的控制逻辑均由参数配置文件设定。本发明的可配置控制模块具有灵活性和通用性的特点，不同的车型上可以安装硬件完全相同的若干个可配置控制模块，其不同参数配置文件使各个可配置控制模块具有控制不同客车车身设备的功能，从而使可编程配置客车车身控制系统具有可复用性、开发周期短、成本低的特点，且方便车辆的售后服务和备品备件管理。
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