公开(公告)号：CN1139976C

公开(公告)日：2004-02-25

申请号：CN99104394.4

申请日：1999-03-26

Applicant: 株式会社日立制作所

Inventor： 石冢典男 ,  三浦英生 ,  池田修二 ,  吉田安子

IPC: H01L21/76

CPC classification number: H01L21/76232

Abstract: 在具有SGI构造的半导体元件中，在假定元件形成区域的宽度(有源区宽度)为D(微米)，SGI的沟氧化量为T(微米)和沟的下端部分的曲率半径为R时，对D、T、R进行选择使得它们满足D＜0.4(-100R+7)-1(-230T+14.5)，其中，T大于0.01(微米)的关系而构成的半导体元件，具有减轻在沟下端部分的硅衬底上发生的应力，不产生异常的漏泄电流的优良的特性。

公开(公告)号：CN1139129C

公开(公告)日：2004-02-18

申请号：CN96123443.1

申请日：1996-11-14

Applicant: 株式会社日立制作所

Inventor： 轰原广见 ,  三浦英生 ,  铃树正恭 ,  西原晋治 ,  池田修二 ,  佐原政司 ,  石田进一 ,  阿部宏美 ,  荻岛淳史 ,  内山博之 ,  阿部园子

IPC: H01L27/108 ,  H01L23/52 ,  H01L21/768 ,  H01L21/28

CPC classification number: H01L29/7845 ,  H01L23/485 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体器件，具有硅基片、电布线用金属、开在形成于硅基片上的绝缘膜上并用于硅基片和电布线用金属连接的多个接触孔、形成于该接触孔内部的硅化钛膜，其特征是，硅化钛膜的膜厚为10nm-120nm，最好是20nm-84nm，通过该硅化钛膜连接半导体区域和电布线用金属。

公开(公告)号：CN1244731A

公开(公告)日：2000-02-16

申请号：CN99111786.7

申请日：1999-08-11

Applicant: 株式会社日立制作所

Inventor： 池田修二 ,  吉田安子 ,  儿岛雅之 ,  盐泽健治 ,  木村光行 ,  中川典夫 ,  石桥孝一郎 ,  岛崎靖久 ,  长田健一 ,  内山邦男

IPC: H01L27/11 ,  H01L27/10 ,  H01L21/8244

CPC classification number: H01L27/105 ,  H01L27/1052

Abstract: 提高包括SRAM的半导体集成电路器件的存储器的工作裕度。为了将构成SRAM的存储单元的驱动MISFET Qd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth有意地相对地设定为高于SRAM外围电路和如微处理器等逻辑电路的预定MISFET的Vth,与设定预定MISFET的Vth的杂质引入步骤分开进行杂质引入步骤,以设定驱动MISFETQd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth。

公开(公告)号：CN1128898A

公开(公告)日：1996-08-14

申请号：CN95117312.X

申请日：1995-09-19

Applicant: 株式会社日立制作所

Inventor： 三浦英生 ,  守部俊二 ,  加藤久幸 ,  小池淳义 ,  池田修二 ,  西村朝雄

IPC: H01L21/205 ,  H01L21/283 ,  H01L21/22 ,  H01L29/04

CPC classification number: H01L21/02667 ,  C23C16/24 ,  C23C16/45523 ,  C23C16/45561 ,  C23C16/52 ,  H01L21/02381 ,  H01L21/02488 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/02609 ,  H01L21/0262 ,  H01L21/28035 ,  H01L21/28525 ,  H01L21/28556 ,  H01L29/045 ,  H01L29/4916 ,  H01L29/66757 ,  H01L31/182 ,  H01L2924/0002 ,  Y02E10/546 ,  Y02P70/521 ,  H01L2924/00

Abstract: 一种包含多晶硅薄膜的半导体器件，在这种多晶硅薄膜中硅薄膜的晶粒主要具有圆柱形结构且各个晶粒的晶向几乎为均一的方向。这种膜可以这样制作：在基底薄膜的界面上先淀积一层无掺杂硅薄膜或者先淀积一层杂质层，然后淀积掺杂的硅薄膜，如果需要，接下来进行热处理使之多晶化。

公开(公告)号：CN85109742B

公开(公告)日：1988-06-29

申请号：CN85109742

申请日：1985-11-22

Applicant: 株式会社日立制作所

Inventor： 池田修二 ,  长泽幸一 ,  元吉真 ,  永井清 ,  目黑怜

IPC: H01L21/72 ,  H01L27/04

CPC classification number: H01L29/0847 ,  H01L21/823814 ,  H01L27/0928

Abstract: 在一个共用的工序中形成了Ｐ和Ｎ沟道ＭＯＳ场效应晶体管的Ｐ和Ｎ型源或漏区的一些接触孔以后，通过这些接触孔至少在Ｎ型源或漏区以离子注入法注入一种Ｎ型杂质。把此Ｎ型杂质退火以形成一个比Ｎ型源或漏区为深的Ｎ型区。在退火处理期间，以一层绝缘薄膜覆盖住此Ｎ型源或漏区。

公开(公告)号：CN100459132C

公开(公告)日：2009-02-04

申请号：CN99111786.7

申请日：1999-08-11

Applicant: 株式会社日立制作所

Inventor： 池田修二 ,  吉田安子 ,  儿岛雅之 ,  盐泽健治 ,  木村光行 ,  中川典夫 ,  石桥孝一郎 ,  岛崎靖久 ,  长田健一 ,  内山邦男

IPC: H01L27/11 ,  H01L27/10 ,  H01L21/8244

Abstract: 提高包括SRAM的半导体集成电路器件的存储器的工作裕度。为了将构成SRAM的存储单元的驱动MISFET Qd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth有意地相对地设定为高于SRAM外围电路和如微处理器等逻辑电路的预定MISFET的Vth，与设定预定MISFET的Vth的杂质引入步骤分开进行杂质引入步骤，以设定驱动MISFET Qd、转移MISFET Qt和用作负载电阻的MISFET QL的Vth。

公开(公告)号：CN1184682C

公开(公告)日：2005-01-12

申请号：CN99816394.5

申请日：1999-12-10

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 铃木范夫 ,  壹添宏之 ,  児岛雅之 ,  冈本圭司 ,  堀部晋一 ,  渡部浩三 ,  吉田安子 ,  池田修二 ,  高松朗 ,  石塚典男 ,  荻岛淳史 ,  下田真岐

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L21/76229 ,  H01L21/76224 ,  H01L21/76232 ,  H01L27/10852 ,  H01L28/91

Abstract: 一种制造集成电路的方法，它包含下列步骤：以氮化硅(14)和侧壁间隔(16)作为掩模，利用干法腐蚀方法，在衬底(1)的隔离区中制作沟槽(2a)；从氮化硅(14)清除侧壁间隔(16)；以及借助于对衬底(1)进行热氧化而处理有源区周边的衬底(1)的表面，使其剖面具有圆度。

公开(公告)号：CN1540743A

公开(公告)日：2004-10-27

申请号：CN200410036958.2

申请日：1999-12-10

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 铃木范夫 ,  壹添宏之 ,  児岛雅之 ,  冈本圭司 ,  堀部晋一 ,  渡部浩三 ,  吉田安子 ,  池田修二 ,  高松朗 ,  石塚典男 ,  荻岛淳史 ,  下田真岐

IPC: H01L21/76 ,  H01L21/82 ,  H01L29/78

CPC classification number: H01L21/76229 ,  H01L21/76224 ,  H01L21/76232 ,  H01L27/10852 ,  H01L28/91

Abstract: 一种制造集成电路的方法，它包含下列步骤：以氮化硅(14)和侧壁间隔(16)作为掩模，利用干法腐蚀方法，在衬底(1)的隔离区中制作沟槽(2a)；从氮化硅(14)清除侧壁间隔(16)；以及借助于对衬底(1)进行热氧化而处理有源区周边的衬底(1)的表面，使其剖面具有圆度。

公开(公告)号：CN1516261A

公开(公告)日：2004-07-28

申请号：CN03130602.0

申请日：1998-02-18

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 石冢典男 ,  三浦英生 ,  池田修二 ,  铃木范夫 ,  松田安司 ,  吉田安子 ,  山本裕彦 ,  小林正道 ,  高松朗 ,  清水博文 ,  福田和司 ,  堀部晋一 ,  野添俊夫

IPC: H01L21/762 ,  H01L21/31

CPC classification number: H01L21/76232 ,  H01L21/76235 ,  H01L29/78

Abstract: 借助于降低半导体衬底上元件隔离沟槽的沟槽上边沿周围应力的产生，制造了一种具有高度可靠沟槽隔离结构的半导体器件，此沟槽隔离结构在沟槽上边沿处具有所需的曲率半径而不形成任何台阶，从而优化了元件隔离沟槽的形状，并使器件更精细，且改善了器件的电学特性。

公开(公告)号：CN1516259A

公开(公告)日：2004-07-28

申请号：CN200410001485.2

申请日：1999-03-16

Applicant: 株式会社日立制作所

Inventor： 谷口泰弘 ,  宿利章二 ,  黑田谦一 ,  池田修二 ,  桥本孝司

IPC: H01L21/76 ,  H01L21/22 ,  H01L21/82 ,  H01L21/8234

CPC classification number: H01L27/11526 ,  H01L21/76229 ,  H01L21/76237 ,  H01L21/823892 ,  H01L27/0214 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/11546

Abstract: 在半导体衬底上形成使第一井形成区和第二井形成区露出的光致抗蚀剂图形，它被用作掩模，把杂质掺入半导体衬底，由此形成埋置n井，并进一步被用作掩模，把杂质掺入半导体衬底，由此以自对准方式在埋置n井上形成浅p井。接着，去除光致抗蚀剂图形。此后，在半导体衬底主表面上形成使第一井形成区的外围区和第三井形成区露出的光致抗蚀剂图形，并被用作掩模，把杂质掺入半导体衬底，由此形成浅p井。