公开(公告)号：CN1142586C

公开(公告)日：2004-03-17

申请号：CN99104015.5

申请日：1999-03-16

Applicant: 株式会社日立制作所

Inventor： 谷口泰弘 ,  宿利章二 ,  黑田谦一 ,  池田修二 ,  桥本孝司

IPC: H01L21/76 ,  H01L21/22 ,  H01L27/04

CPC classification number: H01L27/11526 ,  H01L21/76229 ,  H01L21/76237 ,  H01L21/823892 ,  H01L27/0214 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/11546

Abstract: 在半导体衬底上形成使第一阱形成区和第二阱形成区露出的光致抗蚀剂图形，它被用作掩模，把杂质掺入半导体衬底，由此形成埋置n阱，并进一步被用作掩模，把杂质掺入半导体衬底，由此以自对准方式在埋置n阱上形成浅p阱。接着，去除光致抗蚀剂图形。此后，在半导体衬底主表面上形成使第一阱形成区的外围区和第三阱形成区露出的光致抗蚀剂图形，并被用作掩模，把杂质掺入半导体衬底，由此形成浅p阱。

公开(公告)号：CN1238557A

公开(公告)日：1999-12-15

申请号：CN99104015.5

申请日：1999-03-16

Applicant: 株式会社日立制作所

Inventor： 谷口泰弘 ,  宿利章二 ,  黑田谦一 ,  池田修二 ,  桥本孝司

IPC: H01L21/76 ,  H01L21/22 ,  H01L27/04

CPC classification number: H01L27/11526 ,  H01L21/76229 ,  H01L21/76237 ,  H01L21/823892 ,  H01L27/0214 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/11546

Abstract: 在半导体衬底上形成使第一井形成区和第二井形成区露出的光致抗蚀剂图形，它被用作掩模，把杂质掺入半导体衬底，由此形成埋置n井，并进一步被用作掩模，把杂质掺入半导体衬底，由此以自对准方式在埋置n井上形成浅p井。接着，去除光致抗蚀剂图形。此后，在半导体衬底主表面上形成使第一井形成区的外围区和第三井形成区露出的光致抗蚀剂图形，并被用作掩模，把杂质掺入半导体衬底，由此形成浅p井。

公开(公告)号：CN1255236A

公开(公告)日：2000-05-31

申请号：CN98804946.5

申请日：1998-04-10

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 渡部浩三 ,  荻岛淳史 ,  茂庭昌弘 ,  桥本俊一 ,  儿岛雅之 ,  大汤静宪 ,  黑田谦一 ,  松田望

IPC: H01L21/28 ,  H01L21/768 ,  H01L21/8232 ,  H01L21/8238 ,  H01L21/8239 ,  H01L21/8242 ,  H01L21/8247 ,  H01L27/08 ,  H01L27/092 ,  H01L27/10 ,  H01L27/105 ,  H01L27/108 ,  H01L27/115 ,  H01L29/78

CPC classification number: H01L27/10852 ,  H01L27/105 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888 ,  H01L27/10894 ,  Y10S257/90

Abstract: 提供一种半导体集成电路技术,借助于该技术,采用使DRAM的存储单元微细化的办法可以改善DRAM的集成度同时可以增加DRAM的工作速度。提供一种半导体集成电路装置的制造方法。首先,通过栅极绝缘膜(6)在半导体衬底衬底(1)的主面上边形成栅极电极(7),在栅极电极(7)的上表面上形成氮化硅膜(8)。在栅极电极(7)的侧面上形成由氮化硅构成的第1侧壁隔板(14)和由氧化硅构成的第2侧壁隔板(15)。其次,在DRAM的存储单元区域的选择MISFETQs中,连接孔(19和21)对于第1侧壁隔板(14)自匹配性地形成开口,形成导体(20)和位线BL的连接部分。此外,在DRAM的存储单元区域以外的N沟MISFET Qu1、Qn2和P沟MISFET Qp1中,对于第2侧壁隔板(15)自匹配性地形成高浓度N型半导体区域(16和16b)和高浓度P型半导体区域(17)。

公开(公告)号：CN1100823A

公开(公告)日：1995-03-29

申请号：CN94108301.2

申请日：1994-07-13

Applicant: 株式会社日立制作所

Inventor： 黑田谦一 ,  松原清

IPC: G06F15/00 ,  G11C16/02

CPC classification number: G11C16/102 ,  G06F9/24 ,  G11C16/16 ,  G11C16/30

Abstract: 装在单一半导体芯片上的微计算机包含一个中央处理单元一个非易失闪电存储器，该存储器允许由该中央处理单元通过电擦除和编程操作对待处理的信息进行重新编程。该微计算机装有常规电源电压端子和编程电源电压端子并带有供电电压电平探测器件和内部电压增压电路，以便根据所供给的电压的电平决定用于该闪电存储器的重新编程方式并在执行对数据的擦除和编程中在增压电压与外部高电压之间进行选择。

公开(公告)号：CN1516259A

公开(公告)日：2004-07-28

申请号：CN200410001485.2

申请日：1999-03-16

Applicant: 株式会社日立制作所

Inventor： 谷口泰弘 ,  宿利章二 ,  黑田谦一 ,  池田修二 ,  桥本孝司

IPC: H01L21/76 ,  H01L21/22 ,  H01L21/82 ,  H01L21/8234

CPC classification number: H01L27/11526 ,  H01L21/76229 ,  H01L21/76237 ,  H01L21/823892 ,  H01L27/0214 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/11546

Abstract: 在半导体衬底上形成使第一井形成区和第二井形成区露出的光致抗蚀剂图形，它被用作掩模，把杂质掺入半导体衬底，由此形成埋置n井，并进一步被用作掩模，把杂质掺入半导体衬底，由此以自对准方式在埋置n井上形成浅p井。接着，去除光致抗蚀剂图形。此后，在半导体衬底主表面上形成使第一井形成区的外围区和第三井形成区露出的光致抗蚀剂图形，并被用作掩模，把杂质掺入半导体衬底，由此形成浅p井。

公开(公告)号：CN1132228C

公开(公告)日：2003-12-24

申请号：CN98804946.5

申请日：1998-04-10

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 渡部浩三 ,  荻岛淳史 ,  茂庭昌弘 ,  桥本俊一 ,  儿岛雅之 ,  大汤静宪 ,  黑田谦一 ,  松田望

IPC: H01L21/28 ,  H01L21/768 ,  H01L21/8232 ,  H01L21/8238 ,  H01L21/8239 ,  H01L21/8242 ,  H01L21/8247 ,  H01L27/08 ,  H01L27/092 ,  H01L27/10 ,  H01L27/105 ,  H01L27/108 ,  H01L27/115

CPC classification number: H01L27/10852 ,  H01L27/105 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888 ,  H01L27/10894 ,  Y10S257/90

Abstract: 提供一种半导体集成电路技术，借助于该技术，采用使DRAM的存储单元微细化的办法可以改善DRAM的集成度同时可以增加DRAM的工作速度。提供一种半导体集成电路装置的制造方法。首先，通过栅极绝缘膜(6)在半导体衬底衬底(1)的主面上边形成栅极电极(7)，在栅极电极(7)的上表面上形成氮化硅膜(8)，在栅极电极(7)的侧面上形成由氮化硅构成的第1侧壁隔板(14)和由氧化硅构成的第2侧壁隔板(15)。其次，在DRAM的存储单元区域的选择MISFETQs中，连接孔(19和21)对于第1侧壁隔板(14)自匹配性地形成开口，形成导体(20)和位线BL的连接部分。此外，在DRAM的存储单元区域以外的N沟MISFET Qn1、Qn2和P沟MISFET Qp1中，对于第2侧壁隔板(15)自匹配性地形成高浓度N型半导体区域(16和16b)和高浓度P型半导体区域(17)。