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公开(公告)号：CN101075628A
公开(公告)日：2007-11-21
申请号：CN200710084807.8
申请日：2007-02-27
Applicant: 株式会社日立制作所
CPC classification number: H01L27/228 , G11C11/1653 , G11C11/1657 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C11/1693
Abstract: 本发明提供一种半导体器件，在利用自旋注入磁化反转的存储器中，实现高速动作时的低电流重写动作，抑制每个存储器单元的离差，并抑制读出干扰。在进行重写前，提供弱脉冲，使自旋状态不稳定，降低重写电流。利用重写电流在脉冲宽度中非线性地增大的区域进行读出，对干扰进行抑制。进而，通过利用位线电荷使注入自旋量恒定的驱动方法来抑制离差。
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公开(公告)号：CN101068036A
公开(公告)日：2007-11-07
申请号：CN200610169475.9
申请日：2006-12-15
CPC classification number: G11C11/1657 , G11C11/161 , G11C11/1659
Abstract: 一种磁性存储装置包括磁隧道结(MTJ)(37)，通过隔离晶体管(81)将比特线(31)连接至感应线(49)。MTJ(37)包括具有难磁化轴的铁磁层。辅助电流线(33)位于比特线(31)之上并与比特线(31)隔离。MTJ(37)可在第一相对高的阻态和第二相对低的阻态之间转换。辅助电流线(33)沿着铁磁层的难磁化轴施加磁场，其不依赖于流过MTJ(37)的电流而辅助MTJ(37)在第一态和第二态之间转换。
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公开(公告)号：CN101067967A
公开(公告)日：2007-11-07
申请号：CN200610147055.0
申请日：2006-11-14
Applicant: 株式会社日立制作所
IPC: G11C11/15
CPC classification number: G11C11/15
Abstract: 一种磁性存储装置包括磁隧道结(MTJ)，具有铁磁自由层，表现出第一相对较高的阻态和第二相对较低的阻态。为了写入磁性存储装置，驱动电流IMTJ(125)通过MTJ。对于第一持续时间，该电流等于DC阈值电流，为在第一态和第二态之间转换多层结构所需的DC电流。这在自由层中产生出C形畴结构。对于第二持续时间，电流IMTJ比DC阈值电流大。这引起MTJ转换态。引起该转换所需的电流小于使用均匀电流脉冲(127)所需的电流。
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公开(公告)号：CN104200834A
公开(公告)日：2014-12-10
申请号：CN201410382579.2
申请日：2009-10-05
Applicant: 株式会社日立制作所
CPC classification number: G11C11/1675 , G11C7/065 , G11C7/12 , G11C7/18 , G11C8/14 , G11C11/16 , G11C11/161 , G11C11/1655 , G11C11/1659 , G11C11/1673 , G11C11/4094 , G11C11/4097 , H01L27/228
Abstract: 本发明提供一种半导体器件。在使用了自旋注入磁化反转的存储器中，沿着一条全局位线分离地配置多个写入驱动器，对一个全局位线设置一个读出放大器。在两个阵列和读出放大器中共享写入了“1”和“0”的参考单元。根据本发明，能够实现以小面积提供所需足够的写电流的阵列结构，实现符合TMR元件的温度特性的参考单元结构。
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公开(公告)号：CN101425328B
公开(公告)日：2011-11-30
申请号：CN200810183830.7
申请日：2007-02-27
Applicant: 株式会社日立制作所
IPC: G11C11/16
CPC classification number: H01L27/228 , G11C11/1653 , G11C11/1657 , G11C11/1659 , G11C11/1673 , G11C11/1675 , G11C11/1693
Abstract: 本发明提供一种半导体器件，在利用自旋注入磁化反转的存储器中，实现高速动作时的低电流重写动作，抑制每个存储器单元的离差，并抑制读出干扰。在进行重写前，提供弱脉冲，使自旋状态不稳定，降低重写电流。利用重写电流在脉冲宽度中非线性地增大的区域进行读出，对干扰进行抑制。进而，通过利用位线电荷使注入自旋量恒定的驱动方法来抑制离差。
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Patent Agency Ranking
公开(公告)号：CN101740114A
公开(公告)日：2010-06-16
申请号：CN200910251217.9
申请日：2008-01-09
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C11/4063 , G11C11/4091
CPC classification number: G11C11/4091 , H01L27/10897
Abstract: 本发明提供兼顾了高集成、低功耗·高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。
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公开(公告)号：CN101364634A
公开(公告)日：2009-02-11
申请号：CN200810128199.0
申请日：2008-07-22
Applicant: 株式会社日立制作所
CPC classification number: G11C11/5614 , G11C13/0011 , G11C13/0069 , G11C2013/0083 , G11C2213/11 , G11C2213/15 , G11C2213/56 , G11C2213/79 , H01L27/24 , H01L27/2436 , H01L27/2463 , H01L45/085 , H01L45/141 , H01L45/142 , H01L45/143 , H01L45/144 , H01L45/1675
Abstract: 本发明的课题在于提高可存储信息的半导体装置的性能。本发明由下部电极BE侧的第1层ML1和上部电极TE侧的第2层ML2形成存储器元件RM的存储层ML。第1层ML1含有20原子％以上70原子％以下由Cu，Ag，Au，Al，Zn，Cd组成的第1元素组中的至少1种，含有3原子％以上40原子％以下由V，Nb，Ta，Cr，Mo，W，Ti，Zr，Hf，Fe，Co，Ni，Pt，Pd，Rh，Ir，Ru，Os，镧系元素组成的第2元素组中的至少1种，含有20原子％以上60原子％以下由S，Se，Te组成的第3元素组中的至少1种。第2层ML2含有5原子％以上50原子％以下第1元素组中的至少1种，含有10原子％以上50原子％以下第2元素组中的至少1种，含有30原子％以上70原子％以下的氧。
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公开(公告)号：CN101075631A
公开(公告)日：2007-11-21
申请号：CN200710084808.2
申请日：2007-02-27
Applicant: 株式会社日立制作所
CPC classification number: G11C11/16 , G11C8/08 , G11C11/1675 , H01L27/228
Abstract: 本发明提供一种半导体器件，在使用了自旋注入磁化反转技术的MRAM中，用小型的存储单元实现充分的改写动作，并且抑制读出干扰的同时使读出电流变大。在隧道磁阻元件的自由层位于位线侧的情况下使用PMOS晶体管，在隧道磁阻元件的固定层位于位线侧的情况下使用NMOS晶体管，用源极接地来进行反平行化改写。通过在反平行改写方向进行读出动作，提高读出写入动作裕度。
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公开(公告)号：CN1677564A
公开(公告)日：2005-10-05
申请号：CN200510053069.1
申请日：2005-03-07
Applicant: 株式会社日立制作所
IPC: G11C11/409 , H01L27/108
CPC classification number: G11C11/4091 , G11C7/065 , G11C2207/065 , H01L27/10897
Abstract: 本发明提供一种半导体存储器件。在进行细微化时，读出放大器的偏置增加、读出时产生误动作，芯片的成品率降低。具有由多个下拉电路和一个上拉电路构成的读出放大电路。此外，在多个下拉电路中的一个下拉电路中，构成下拉电路的晶体管与构成另一个下拉电路的晶体管相比，沟道长度和沟道宽度这样的常数更大。另外，多个下拉电路中，晶体管常数大的下拉电路先被激活，之后再激活另一个下拉电路和上拉电路，从而进行读出。
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公开(公告)号：CN1434515A
公开(公告)日：2003-08-06
申请号：CN02130508.0
申请日：2002-08-15
Applicant: 株式会社日立制作所
CPC classification number: H01L27/11 , H01L27/0688 , H01L27/1104
Abstract: 本发明提供一种半导体存储器件包括多条字线、多条位线以及多个静态存储单元，每个存储单元具有第一、第二、第三、第四、第五和第六个晶体管。每个第一、第二、第三和第四晶体管的沟道相对应该半导体存储器件的基片垂直。每个形成第五和第六晶体管的源极和漏极的半导体区域形成在该基片上的一个PN结。根据本发明另一个方面，该SRAM器件具有多个SRAM单元，其中至少一个是垂直SRAM单元，其包括在基片上的至少四个垂直晶体管，以及每个垂直晶体管包括排列在一条对齐线上的一个源极、一个漏极和它们之间的沟道，该对齐线以大于0度的角穿过该基片的表面。
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