-
公开(公告)号：CN101425299A
公开(公告)日：2009-05-06
申请号：CN200810170700.X
申请日：2008-10-30
Applicant: 株式会社日立制作所
CPC classification number: G11B7/0025 , G11B7/24006
Abstract: 本发明提供一种信息存储装置和记录介质，一边使存储区MA在z轴的周围一点一点旋转，一边从与z轴正交的方向对存储区MA照射平行光线，拍摄存储区的投影像。这时，照射的光线具有至少覆盖存储区的xy平面方向的尺寸。根据上述投影像，根据计算机X射线断层摄影术的原理，在运算单元PU通过计算，求出三维分布的小区域的数据和地址。数据的写入将用放在存储区的外部的透镜OL聚光的激光照射所希望的小区域，在相应的小区域内部发生热引起的变性，从而对光的透射率或发光特性施加变化。在将存储信息的小区域配置为x、y、z方向的三维状的信息存储装置中，防止伴随着z方向的存储区的扩大的读出信号的SN比的下降，并且提供一种写入部件。
-
公开(公告)号：CN101221808A
公开(公告)日：2008-07-16
申请号：CN200810002051.2
申请日：2008-01-09
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C11/4091 , G11C11/4096
CPC classification number: G11C11/4091 , H01L27/10897
Abstract: 本发明提供兼顾了高集成、低功耗·高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。
-
公开(公告)号：CN102763083B
公开(公告)日：2015-07-08
申请号：CN201080063795.0
申请日：2010-06-17
Applicant: 株式会社日立制作所
CPC classification number: G06F3/0616 , G06F3/0649 , G06F3/067 , G06F9/50 , G06F9/5055 , G06F11/3051 , G06Q10/10
Abstract: 本发明提供一种计算机系统及其更改方法，在使用一体型装置来构建的大规模计算机系统中，使系统的构建和更改容易化。计算机系统具有：管理系统整体的管理计算机；一体型装置；以及对管理计算机与一体型装置之间进行连接的上级连接装置，在计算机系统中，管理计算机保持：表示一体型装置的结构的一体型装置内结构信息；有可能导入到系统的表示一体型装置的结构的导入预定一体型装置结构信息；以及表示一体型装置的寿命的寿命信息，并且获取表示是否保证计算机和存储装置的连接性的连接性保证信息，参照寿命信息来选择要从系统撤除的一体型装置，参照一体型装置内结构信息、导入预定一体型装置结构信息以及连接正保证信息来选择要导入到系统内的一体型装置，输出与所选择的要撤除的一体型装置以及要导入的一体型装置有关的信息。
-
公开(公告)号：CN102763083A
公开(公告)日：2012-10-31
申请号：CN201080063795.0
申请日：2010-06-17
Applicant: 株式会社日立制作所
CPC classification number: G06F3/0616 , G06F3/0649 , G06F3/067 , G06F9/50 , G06F9/5055 , G06F11/3051 , G06Q10/10
Abstract: 本发明提供一种计算机系统及其更改方法，在使用一体型装置来构建的大规模计算机系统中，使系统的构建和更改容易化。计算机系统具有：管理系统整体的管理计算机；一体型装置；以及对管理计算机与一体型装置之间进行连接的上级连接装置，在计算机系统中，管理计算机保持：表示一体型装置的结构的一体型装置内结构信息；有可能导入到系统的表示一体型装置的结构的导入预定一体型装置结构信息；以及表示一体型装置的寿命的寿命信息，并且获取表示是否保证计算机和存储装置的连接性的连接性保证信息，参照寿命信息来选择要从系统撤除的一体型装置，参照一体型装置内结构信息、导入预定一体型装置结构信息以及连接正保证信息来选择要导入到系统内的一体型装置，输出与所选择的要撤除的一体型装置以及要导入的一体型装置有关的信息。
-
公开(公告)号：CN1652252A
公开(公告)日：2005-08-10
申请号：CN200510007096.5
申请日：2000-02-09
Applicant: 株式会社日立制作所
IPC: G11C11/4091 , G11C7/00
CPC classification number: G11C7/06 , G11C7/065 , G11C11/406 , G11C11/4074 , G11C11/4091 , G11C2207/065
Abstract: 即便存储器阵列的电压低，读出放大器也能够高速地从存储单元读出弱信号而电力消耗很小。将用于过激励的驱动开关分散地配置在读出放大器区域内，并将用于恢复的驱动开关集中地配置在读出放大器阵列的一端。通过网状电源线供给过激励电位。每个过激励开关最初从具有比数据线的振幅电压高的电压的数据线对读出数据，实现高速读出。通过分散地配置驱动开关，能够分散读出电流并减小一端与另一端之间的读出电压差。
-
Patent Agency Ranking
公开(公告)号：CN1208890A
公开(公告)日：1999-02-24
申请号：CN98117852.9
申请日：1998-07-02
Applicant: 株式会社日立制作所
IPC: G06F9/445
CPC classification number: G06F9/4812 , G06F9/4406 , G06F11/1417
Abstract: 在计算机中使由多个装入模块构成的操作系统重启动的方法,首先,将此操作系统重启动过程中被操作的一个装入模块保存到存储器中。使这一个装入模块处理的插入为可接收状态。然后将这一个装入模块以外的装入模块装入上述计算机的存储器中。由此,在操作系统的重启动过程中,使这个装入模块的插入处理成为可能。
-
公开(公告)号：CN101740114A
公开(公告)日：2010-06-16
申请号：CN200910251217.9
申请日：2008-01-09
Applicant: 株式会社日立制作所 , 尔必达存储器股份有限公司
IPC: G11C11/4063 , G11C11/4091
CPC classification number: G11C11/4091 , H01L27/10897
Abstract: 本发明提供兼顾了高集成、低功耗·高速动作的半导体存储器件。所述半导体存储器件包括由多个下拉电路和一个上拉电路构成的读出放大器电路。构成多个下拉电路中的一个下拉电路的晶体管的特征在于，沟道长度、沟道宽度这些常数比构成其他下拉电路的晶体管大。此外，先驱动多个下拉电路中晶体管常数大的下拉电路，然后激活另一个下拉电路和上拉电路来进行读出。此外，数据线和先驱动的下拉电路由NMOS晶体管连接，通过激活、不激活上述NMOS晶体管，来控制上述下拉电路的激活、非激活。
-
公开(公告)号：CN100570738C
公开(公告)日：2009-12-16
申请号：CN200610071011.4
申请日：2006-03-30
Applicant: 尔必达存储器株式会社 , 株式会社日立制作所
CPC classification number: G11C8/12 , G11C5/02 , G11C5/04 , G11C11/4074 , G11C11/4096 , H01L24/50
Abstract: 一种半导体存储器使用基础基片(101)，所述基础基片(101)具有命令/地址外部终端组(CA)、数据输入/输出外部终端组(DQ)、以及单个芯片选择外部终端(CS)，并且该半导体存储器还包括安装在基础基片(101)上的多个存储芯片(110到113)，每个所述存储芯片都能够单独地执行读写操作。终端(CA、DQ以及CS)连接到接口芯片(120)。接口芯片(120)具有芯片选择信号发生电路，其在经由终端(CA)馈送的地址信号的基础上以及经由终端(CS)馈送的芯片选择信号的基础上，能够单独地激活多个存储芯片(110到113)。
-
公开(公告)号：CN1702869A
公开(公告)日：2005-11-30
申请号：CN200510073838.4
申请日：2005-05-24
Applicant: 株式会社日立制作所 , 尔必达存储器株式会社
IPC: H01L27/108 , G11C11/34
CPC classification number: G11C11/405 , G11C11/4097 , H01L27/0207 , H01L27/108 , H01L27/10814 , H01L27/10873
Abstract: 提供一种半导体存储装置，能实现高速工作，或能实现高集成化且高速工作。将晶体管(MT1、MT2)配置在连接存储信息的电容器(CAP)的扩散层区(DIFF(SN))的两侧，将各个晶体管(MT1、MT2)的另一扩散层区(DIFF)连接在同一条位线(BL)上。对存储单元(MC)进行存取时，将两个晶体管(MT1、MT2)激活，进行读出。另外对存储单元(MC)进行写入工作时，用两个晶体管(MT1、MT2)将电荷写入电容器中。
-
公开(公告)号：CN1677564A
公开(公告)日：2005-10-05
申请号：CN200510053069.1
申请日：2005-03-07
Applicant: 株式会社日立制作所
IPC: G11C11/409 , H01L27/108
CPC classification number: G11C11/4091 , G11C7/065 , G11C2207/065 , H01L27/10897
Abstract: 本发明提供一种半导体存储器件。在进行细微化时，读出放大器的偏置增加、读出时产生误动作，芯片的成品率降低。具有由多个下拉电路和一个上拉电路构成的读出放大电路。此外，在多个下拉电路中的一个下拉电路中，构成下拉电路的晶体管与构成另一个下拉电路的晶体管相比，沟道长度和沟道宽度这样的常数更大。另外，多个下拉电路中，晶体管常数大的下拉电路先被激活，之后再激活另一个下拉电路和上拉电路，从而进行读出。
-
-
-
-
-
-
-
-
-
Search Results
30
records
(took 0.022 seconds)
