公开(公告)号：CN1255236A

公开(公告)日：2000-05-31

申请号：CN98804946.5

申请日：1998-04-10

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 渡部浩三 ,  荻岛淳史 ,  茂庭昌弘 ,  桥本俊一 ,  儿岛雅之 ,  大汤静宪 ,  黑田谦一 ,  松田望

IPC: H01L21/28 ,  H01L21/768 ,  H01L21/8232 ,  H01L21/8238 ,  H01L21/8239 ,  H01L21/8242 ,  H01L21/8247 ,  H01L27/08 ,  H01L27/092 ,  H01L27/10 ,  H01L27/105 ,  H01L27/108 ,  H01L27/115 ,  H01L29/78

CPC classification number: H01L27/10852 ,  H01L27/105 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888 ,  H01L27/10894 ,  Y10S257/90

Abstract: 提供一种半导体集成电路技术,借助于该技术,采用使DRAM的存储单元微细化的办法可以改善DRAM的集成度同时可以增加DRAM的工作速度。提供一种半导体集成电路装置的制造方法。首先,通过栅极绝缘膜(6)在半导体衬底衬底(1)的主面上边形成栅极电极(7),在栅极电极(7)的上表面上形成氮化硅膜(8)。在栅极电极(7)的侧面上形成由氮化硅构成的第1侧壁隔板(14)和由氧化硅构成的第2侧壁隔板(15)。其次,在DRAM的存储单元区域的选择MISFETQs中,连接孔(19和21)对于第1侧壁隔板(14)自匹配性地形成开口,形成导体(20)和位线BL的连接部分。此外,在DRAM的存储单元区域以外的N沟MISFET Qu1、Qn2和P沟MISFET Qp1中,对于第2侧壁隔板(15)自匹配性地形成高浓度N型半导体区域(16和16b)和高浓度P型半导体区域(17)。

公开(公告)号：CN1132228C

公开(公告)日：2003-12-24

申请号：CN98804946.5

申请日：1998-04-10

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 渡部浩三 ,  荻岛淳史 ,  茂庭昌弘 ,  桥本俊一 ,  儿岛雅之 ,  大汤静宪 ,  黑田谦一 ,  松田望

IPC: H01L21/28 ,  H01L21/768 ,  H01L21/8232 ,  H01L21/8238 ,  H01L21/8239 ,  H01L21/8242 ,  H01L21/8247 ,  H01L27/08 ,  H01L27/092 ,  H01L27/10 ,  H01L27/105 ,  H01L27/108 ,  H01L27/115

CPC classification number: H01L27/10852 ,  H01L27/105 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10873 ,  H01L27/10888 ,  H01L27/10894 ,  Y10S257/90

Abstract: 提供一种半导体集成电路技术，借助于该技术，采用使DRAM的存储单元微细化的办法可以改善DRAM的集成度同时可以增加DRAM的工作速度。提供一种半导体集成电路装置的制造方法。首先，通过栅极绝缘膜(6)在半导体衬底衬底(1)的主面上边形成栅极电极(7)，在栅极电极(7)的上表面上形成氮化硅膜(8)，在栅极电极(7)的侧面上形成由氮化硅构成的第1侧壁隔板(14)和由氧化硅构成的第2侧壁隔板(15)。其次，在DRAM的存储单元区域的选择MISFETQs中，连接孔(19和21)对于第1侧壁隔板(14)自匹配性地形成开口，形成导体(20)和位线BL的连接部分。此外，在DRAM的存储单元区域以外的N沟MISFET Qn1、Qn2和P沟MISFET Qp1中，对于第2侧壁隔板(15)自匹配性地形成高浓度N型半导体区域(16和16b)和高浓度P型半导体区域(17)。

公开(公告)号：CN1434515A

公开(公告)日：2003-08-06

申请号：CN02130508.0

申请日：2002-08-15

Applicant: 株式会社日立制作所

Inventor： 高浦则克 ,  松冈秀行 ,  竹村理一郎 ,  奥山幸祐 ,  茂庭昌弘 ,  西田彰男 ,  舟山幸太 ,  关口知纪

IPC: H01L27/10 ,  H01L27/11 ,  G11C11/34

CPC classification number: H01L27/11 ,  H01L27/0688 ,  H01L27/1104

Abstract: 本发明提供一种半导体存储器件包括多条字线、多条位线以及多个静态存储单元，每个存储单元具有第一、第二、第三、第四、第五和第六个晶体管。每个第一、第二、第三和第四晶体管的沟道相对应该半导体存储器件的基片垂直。每个形成第五和第六晶体管的源极和漏极的半导体区域形成在该基片上的一个PN结。根据本发明另一个方面，该SRAM器件具有多个SRAM单元，其中至少一个是垂直SRAM单元，其包括在基片上的至少四个垂直晶体管，以及每个垂直晶体管包括排列在一条对齐线上的一个源极、一个漏极和它们之间的沟道，该对齐线以大于0度的角穿过该基片的表面。