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公开(公告)号：CN1624802A
公开(公告)日：2005-06-08
申请号：CN200410100391.0
申请日：1999-06-30
Applicant: 株式会社日立制作所
IPC: G11C11/407 , G11C7/00
CPC classification number: G11C7/1006 , G06F12/0215 , G06F12/0893 , G06F13/161 , G06F2212/3042 , G11C7/065 , G11C11/4091 , G11C11/4093 , G11C2207/104 , G11C2207/2245
Abstract: 半导体存储器和高速缓存器，为使多存储体的存储器的快速存取(与前存取的字线不同的读出存取)高速化，使用多存储体构成的宏存储器，并将数据保持在各存储体的读出放大器中，当存取命中该保持数据时，输出锁存的数据，从而高速化。即使各存储体有读出放大器高速缓存功能。为进一步提高这种命中率，在存取宏存储器后，存取控制电路先行发生下一地址(加上规定的位移地址)，并把它预先读出到其它存储体的读出放大器中。
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公开(公告)号：CN1604470A
公开(公告)日：2005-04-06
申请号：CN200410088158.5
申请日：1998-12-25
Applicant: 株式会社日立制作所 , 日立超大规模集成电路系统株式会社
IPC: H03K3/356 , H03K19/0185 , H01L21/00
CPC classification number: H03K3/356113 , H01L2924/0002 , H03K3/356104 , H01L2924/00
Abstract: 一种半导体集成电路器件，包括：输出缓冲器电路，具有一其源极连接到第一电压的PMOS晶体管，以及一其漏极连接到上述PMOS晶体管的漏极、其源极连接到第二电压的NMOS晶体管；第一控制电路，接收输出控制信号和输出信号，并输出第一控制信号；第二控制电路，接收所述输出控制信号和所述输出信号，并输出第二控制信号；第一反相器电路，其输入端连接到所述第一控制电路，而其输出端连接到所述PMOS晶体管；第二反相器电路，其输入端连接到所述第二控制电路，而其输出端连接到所述NMOS晶体管；第一静电击穿保护电路，设置在所述第一反相器电路的输出端和PMOS晶体管之间，以及第二静电击穿保护电路，设置在所述第二反相器电路的输出端和NMOS晶体管之间。
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公开(公告)号：CN1195324C
公开(公告)日：2005-03-30
申请号：CN98812670.2
申请日：1998-12-21
Applicant: 株式会社日立制作所
CPC classification number: H01L27/0207 , G11C5/14 , G11C5/146 , G11C5/147 , H01L27/0928 , H01L27/11807 , H01L2924/0002 , H03K19/0016 , H01L2924/00
Abstract: 为了提供在保持其高质量的同时，能够满足快速工作和低功耗特性的半导体IC装置，例如微处理器等，本发明的半导体IC装置构成为包括：具有形成于半导体衬底上的各晶体管的主电路(LOG)，用于控制将加于衬底上的电压的衬底偏置控制电路(VBC)，所说主电路包括开关晶体管(MN1和MP1)，用于控制将加于衬底上的电压，从衬底偏置控制电路输入的控制信号进入每个开关晶体管的栅，并且所说控制信号反回所说衬底偏置控制电路。
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公开(公告)号：CN1185580C
公开(公告)日：2005-01-19
申请号：CN99108899.9
申请日：1999-06-30
Applicant: 株式会社日立制作所
CPC classification number: G11C7/1006 , G06F12/0215 , G06F12/0893 , G06F13/161 , G06F2212/3042 , G11C7/065 , G11C11/4091 , G11C11/4093 , G11C2207/104 , G11C2207/2245
Abstract: 为使多存储体的存储器的快速存取(与前存取的字线不同的读出存取)高速化，使用多存储体构成的宏存储器，并将数据保持在各存储体的读出放大器中，当存取命中该保持数据时，输出锁存的数据，从而高速化。即使各存储体有读出放大器高速缓存功能。为进一步提高这种命中率，在存取宏存储器后，存取控制电路先行发生下一地址(加上规定的位移地址)，并把它预先读出到其它存储体的读出放大器中。
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公开(公告)号：CN1178392C
公开(公告)日：2004-12-01
申请号：CN98126344.5
申请日：1998-12-25
Applicant: 株式会社日立制作所 , 日立超大规模集成电路系统株式会社
IPC: H03K190/175 , H01L21/00 , G06F3/00
CPC classification number: H03K3/356113 , H01L2924/0002 , H03K3/356104 , H01L2924/00
Abstract: 布置在使用多个高和低电压输入电源的集成电路器件中的下拉电平转换电路，包括：在栅极接收一对差分输入信号中的一个并具有连到第一电压的源极的第一NMOS晶体管；在栅极接收所述一对差分输入信号中的另一个并具有连到第一电压的源极的第二NMOS晶体管；具有连到第二电压的源极、连到第一NMOS晶体管的漏极的漏极和连到第二NMOS晶体管的漏极的栅极的第一PMOS晶体管；具有连到第二电压的源极、连到第二NMOS晶体管的漏极的漏极和连到第一NMOS晶体管的漏极的栅极的第二PMOS晶体管；其中第一和第二PMOS晶体管的氧化层比第一和第二NMOS晶体管的氧化层薄，且第一和第二PMOS具有比第一和第二NMOS晶体管低的电压。
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Patent Agency Ranking
公开(公告)号：CN1519906A
公开(公告)日：2004-08-11
申请号：CN200410004963.5
申请日：1999-09-09
Applicant: 株式会社日立制作所
IPC: H01L21/66 , H01L21/82 , H01L27/092
CPC classification number: H03K19/0016
Abstract: 一种半导体集成电路中，通过把衬底偏置控制装置102设置为第1状态，在MOS晶体管中流过大电流，把衬底偏置控制装置设定为第2状态，把上述大电流控制为较小的值，进行控制使得第2状态时提供给第1被控制电路的衬底偏置的值是比第1状态时对于PMOS晶体管的衬底偏置高的电压值，是对于NMOS晶体管的衬底偏置低的电压值，第2状态时提供给第1被控制电路的电源电压比该第1状态时小。
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公开(公告)号：CN1442769A
公开(公告)日：2003-09-17
申请号：CN03107554.1
申请日：1997-11-21
Applicant: 株式会社日立制作所
IPC: G06F1/04
CPC classification number: G06F1/3296 , G06F1/3203 , Y02D10/172 , Y02D50/20
Abstract: 本发明的具有包含晶体管的第1电路块和第2电路块，在上述第1电路块和上述第2电路块之间进行信号交换的半导体集成电路装置，其特征是：具有衬底偏压发生电路，用于把偏压加在形成该第1电路块的晶体管的半导体衬底上，具有输出固定电路，用于在上述衬底偏压发生电路使上述衬底偏压变化时，固定从上述第2电路块向上述第1电路块输入的信号的至少一部分的电平。
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公开(公告)号：CN1407724A
公开(公告)日：2003-04-02
申请号：CN02129868.8
申请日：2002-08-20
Applicant: 株式会社日立制作所
CPC classification number: H03K5/1534 , H03K3/356113 , H03K19/018521
Abstract: 具备接受第1信号，输出更大振幅的第2信号的差动型电平变换电路的半导体器件，上述差动型电平变换电路具有：接受第1信号的第1MISFET对；对第1MISFET对进行耐压缓和的第2MISFEET对；锁存要输出的第2信号且具有交叉耦合栅极的第3MISFET对，第2MISFET对栅极绝缘膜比第1MISFEET对栅极绝缘膜厚，第3MISFET对栅极绝缘膜比第1MISFET对栅极绝缘膜厚，第2MISFET对阈值电压的绝对值比第3MISFEET对阈值电压的绝对值小，第1MISFET对阈值电压的绝对值比第3MISFET对阈值电压的绝对值小。即便电平变换振幅差大到4倍以上也可以进行高速电平变换。
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公开(公告)号：CN1253379A
公开(公告)日：2000-05-17
申请号：CN99118577.3
申请日：1999-09-09
Applicant: 株式会社日立制作所
IPC: H01L27/092 , H01L27/04
CPC classification number: H03K19/0016
Abstract: 一种半导体集成电路中,通过把衬底偏置控制装置102设置为第1状态,在MOS晶体管中流过大电流,把衬底偏置控制装置设定为第2状态,把上述大电流控制为较小的值,进行控制使得第2状态时提供给第1被控制电路的衬底偏置的值是比第1状态时对于PMOS晶体管的衬底偏置高的电压值,是对于NMOS晶体管的衬底偏置低的电压值,第2状态时提供给第1被控制电路的电源电压比该第1状态时小。
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公开(公告)号：CN1221206A
公开(公告)日：1999-06-30
申请号：CN98126344.5
申请日：1998-12-25
Applicant: 株式会社日立制作所 , 日立超大规模集成电路系统株式会社
IPC: H01L21/00
CPC classification number: H03K3/356113 , H01L2924/0002 , H03K3/356104 , H01L2924/00
Abstract: 在使用多个高和低电压输入电源的集成电路器件中布置的电平转换电路中,提供了差分输入。在下拉电平电路中,不用3.3V供电的MOS晶体管在栅极与漏极之间和栅极和源极之间使用一个薄的氧化层。在上拉电平电路中,提供了逻辑操作功能。
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