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公开(公告)号：CN115329263A
公开(公告)日：2022-11-11
申请号：CN202211045829.4
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及机器学习技术领域，具体涉及一种支持低开销北向数据加载的矩阵乘运算脉动阵列装置，脉动阵列装置包括n*n运算核心、北向数据加载器、西向数据整形与加载器和累加缓冲器，运算核心包括北向数据影子寄存器、忙碌锁存器、北向数据寄存器、累加数据寄存器、北向更新使能寄存器、西向数据寄存器、乘法器和加法器，北向数据加载器与第一行运算核心的北向数据影子寄存器及忙碌锁存器连接，设定节拍周期，每三个节拍向第一行运算核心的北向数据影子寄存器写入北向数据并置相应的忙碌锁存器为1，北向数据影子寄存器依次传递北向数据并在传递后复位忙碌锁存器。本发明的有益技术效果包括：实现北向数据的预加载，提高了矩阵乘法运算的效率。
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公开(公告)号：CN115328657A
公开(公告)日：2022-11-11
申请号：CN202211023541.7
申请日：2022-08-25
Applicant: 无锡江南计算技术研究所
Abstract: 本发明属于高性能微处理器领域，涉及基于轻量级消息和共享局部存储器的协同计算系统及方法。包括：S1主核心执行核心算法；S2判断是否执行到加速计算部分，若否则返回步骤S1，若是则执行步骤S3；S3主核心继续执行程序中的核心算法，并同时发送轻量级消息至数据中转处理器；S4数据中转处理器在局部数据存储器中提取相应位置处的原始数据并转发至异构核心；S5异构核心进行相应计算以得到相应的结果数据，并将结果数据返回至数据中转处理器；S6数据中转处理器将结果数据发送至局部数据存储器，局部数据存储器将结果数据存储至相应位置处，以供主核心提取。本发明提供基于轻量级消息和共享局部存储器的协同计算系统及方法，系统结构简洁、交互性能高。
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公开(公告)号：CN115328435A
公开(公告)日：2022-11-11
申请号：CN202210998532.3
申请日：2022-08-19
Applicant: 无锡江南计算技术研究所
IPC: G06F7/498
Abstract: 本发明提供一种支持工作区和结果区切换的累加器双缓冲方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：在未确定两个缓冲分别为何区时将处于空闲状态的一个缓冲作为工作区、将处于卸载状态的另一个缓冲作为结果区，在确定两个缓冲分别为何区时执行S2；S2：控制工作区进行累加运算并存储累加结果和控制结果区进行卸载数据；S3：在工作区的累加结果存储完毕时将该缓冲切换为结果区、在结果区数据卸载完毕并清0时将该缓冲切换为工作区。本发明的累加结果不用等待缓冲数据卸载完成就可以直接与当前的缓冲进行累加并写入，因此可以隐藏累加结果写回的延迟，提高脉动阵列的性能。
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公开(公告)号：CN110716797A
公开(公告)日：2020-01-21
申请号：CN201910852485.X
申请日：2019-09-10
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及计算机体系结构与处理器微结构技术领域，具体为一种面向多请求来源的DDR4性能平衡调度结构及方法。一种面向多请求来源的DDR4性能平衡调度结构，包括多个访存请求调度缓冲，用于提高对应访存请求来源的访存带宽；多来源的连续仲裁部件，用于选择出一个访存请求进行发射；DDR4存储器件，用于接收多来源的连续仲裁部件发射的访存请求。一种面向多请求来源的DDR4性能平衡调度方法，包括L1.对每个访存请求来源的访存请求均设置一个访存请求调度缓冲；L2.多来源的连续仲裁部件通过仲裁策略选择出一个访存请求进行发射。本申请面向多请求来源分别设置多个访存请求调度缓冲，能够在提高访存带宽的同时，减少对访存延迟的影响，提高了系统的综合访存性能。
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公开(公告)号：CN115357215A
公开(公告)日：2022-11-18
申请号：CN202211055136.3
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及机器学习技术领域，具体涉及一种支持累加及卸载的矩阵乘运算脉动阵列系统，包括呈矩阵排列的运算核心、北向数据加载器、西向数据整形与加载器、累加缓冲器、累加结果写回控制器和本地局部存储器，累加缓冲器包括两个缓冲器，两个缓冲器交替工作于累加模式及卸载模式下，运算核心包括乘法器、加法器和累加数据寄存器，乘法器接收北向数据和西向数据，乘法器计算北向数据和西向数据的乘积，加法器与乘法器及累加数据寄存器连接，加法器计算乘法器输出值与累加数据寄存器值的和，并输出到南侧的运算核心的累加数据寄存器。本发明的有益技术效果包括：通过设置双缓冲器轮流工作在累加模式和卸载模式，进一步提高矩阵乘法运算的效率。
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Patent Agency Ranking
公开(公告)号：CN115357213A
公开(公告)日：2022-11-18
申请号：CN202210998529.1
申请日：2022-08-19
Applicant: 无锡江南计算技术研究所
IPC: G06F7/498
Abstract: 本发明提供一种支持累加结果连续写入的累加器硬件实现方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：基于本次累加结果对应的使能位在累加器中确定本次累加结果写入的起始条目；S2：从起始条目开始依序将本次累加结果写入累加器中；S3：获取本次累加结果写入的结束条目，基于结束条目获取本次的锁存条目；S4：锁存本次的锁存条目。本发明在编程时程序员可以基于使能位实现累加结果连续写入功能，就不必手动计算本次写入的累加器缓冲地址，因此可以降低编程的复杂性以及计算地址时出错的可能性，提高编程效率。
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公开(公告)号：CN115344232A
公开(公告)日：2022-11-15
申请号：CN202211017007.5
申请日：2022-08-24
Applicant: 无锡江南计算技术研究所
Abstract: 本发明公开了一种支持不同精度累加结果写回硬件的方法及装置，涉及数据处理技术领域，包括：构建多个运算单元组成的二维脉动阵列；读取本地局部存储器中的北向数据，预加载在矩阵乘法加速单元中从北向南传输；读取本地局部存储器中的西向数据，加载在矩阵乘法加速单元中从西向东传输；对西向数据和北向数据进行乘加操作；累加器缓冲接收矩阵乘法加速单元最南侧的一行运算单元传输下来的累加结果，完成所有中间结果累加；将缓存结果写回至本地局部存储器。本发明运算精度灵活可配，支持多种精度运算，同时累加结果写回电路支持写回精度灵活可配。
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公开(公告)号：CN115329264A
公开(公告)日：2022-11-11
申请号：CN202211047818.X
申请日：2022-08-30
Applicant: 无锡江南计算技术研究所
Abstract: 本发明涉及机器学习技术领域，具体涉及一种支持单步调试的矩阵乘运算脉动阵列装置及调试方法，其中装置包括呈矩阵排列的运算核心、脉动阵列控制器、累加缓冲器和本地局部存储器，脉动阵列控制器包括北向数据加载器、西向数据整形与加载器、累加结果写回控制器、本地局部存储器访问接口和描述符管理解析模块，累加结果回写控制器与累加缓冲器连接，描述符管理解析模块接收单步调试模式设置及断点地址，若单步调试模式设置为有效，则西向数据加载到相应的断点地址时，停止加载西向数据及北向数据，并将已计算的结果输出至累加缓冲器。本发明的有益技术效果包括：支持单步调试有助于排查运算程序的异常和错误，提高神经网络模型的训练和预测效率。
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公开(公告)号：CN115269013A
公开(公告)日：2022-11-01
申请号：CN202210966615.4
申请日：2022-08-12
Applicant: 无锡江南计算技术研究所
Abstract: 本发明提供一种支持并发处理多个计算加速引擎的异步计算方法及装置，属于高性能微处理器设计技术领域。该方法包括如下步骤：S1：在加速核心内部集成多个用以处理不同的加速需求的异步计算引擎；S2：控制主流水线接收异步计算指令并基于异步计算指令获取异步计算请求；S3：基于异步计算请求从多个异步计算引擎中获取目标异步计算引擎，控制目标异步计算引擎进行异步计算处理得到处理结果，将处理结果存储在局部数据存储器中；S4：控制局部数据存储器和主流水线进行数据交互以将处理结果交互至主流水线。本发明可以支持一个或多个异步计算加速引擎，以应对应用中不同的加速需求，因此具有一定的灵活性和扩展性。
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公开(公告)号：CN115268838A
公开(公告)日：2022-11-01
申请号：CN202210966726.5
申请日：2022-08-12
Applicant: 无锡江南计算技术研究所
IPC: G06F7/53 , G06F7/509 , G06F3/06 , G06F9/445 , G06F12/0877
Abstract: 本发明涉及累加器缓冲技术领域，具体为一种累加器缓冲结构及其数据累加卸载方法。一种累加器缓冲结构，包括一累加器缓冲控制逻辑；以及多个累加器缓冲模块，每一所述累加器缓冲模块均包括双缓冲单元，包括第一缓冲和第二缓冲，当所述第一缓冲处于第一工作模式时，所述第二缓冲处于第二工作模式；当所述第一缓冲处于第二工作模式时，所述第二缓冲处于第一工作模式；其中，所述第一工作模式为对累加结果进行缓存。本发明的实施例中，累加器缓冲模块可以通过第一缓冲对累加结果进行缓存，同时可以对第二缓冲中已缓存的累加结果进行卸载，省去了现有技术中等待累加结果卸载的时间，进而有效提高了累加器缓冲的工作效率。
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