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公开(公告)号：CN111880763B
公开(公告)日：2022-12-02
申请号：CN202010677209.7
申请日：2020-07-14
Applicant: 安徽大学
Abstract: 本发明公开了一种在内存中实现带有正负数乘加的SRAM电路，通过将多个乘数存入一列单元中，多个被乘数通过SRAM的字线WL输入，与单元内的相应的乘数进行乘法运算，再将每组乘得的结果累加在位线上，可直接通过位线电压得出乘加的结果。另外添加了一列参考列以判断计算结果是正数还是负数，以实现正负数的乘法。
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公开(公告)号：CN115295042A
公开(公告)日：2022-11-04
申请号：CN202210942405.1
申请日：2022-08-08
Applicant: 安徽大学
IPC: G11C11/411
Abstract: 本发明涉及一种RHC‑16T抗辐射SRAM单元、芯片和模块。一种基于极性加固技术的RHC‑16T抗辐射SRAM单元包括四个PMOS晶体管P1～P4和十二个NMOS晶体管N1～N12；位线BL与N9和N11源极电连接，位线BLB与N10和N12源极电连接；字线WL与N9、N10、N11和N12栅极电连接；N9的漏极与P2的漏极电连接，N10的漏极与P1的漏极电连接，N11的漏极与N3的漏极电连接，N12的漏极与N4的漏极电连接。本发明通过在P3、N7和P4、N8中间分别加入N3和N4来阻断反馈环路，提高单元的稳定性，令单元有着就较快的读写速度，较高的稳定性以及较强的抗辐射性能。
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公开(公告)号：CN115295041A
公开(公告)日：2022-11-04
申请号：CN202210942402.8
申请日：2022-08-08
Applicant: 安徽大学
IPC: G11C11/411
Abstract: 本发明涉及一种PLM‑14T抗辐照SRAM存储单元电路。一种PLM‑14T抗辐照SRAM存储单元电路包括十个NMOS晶体管N1～N10和四个PMOS晶体管P1～P4；P1和P2以及P3和P4交叉耦合，N1和N2对应着P1和P2作为下拉管，N3和N4对应着P3和P4作为下拉管，N5和N6构成调节存储节点的反馈回路；主存储节点Q与QB通过N7与N8分别与位线BL和BLB相连，冗余存储节点S1与S0通过N9与N10别与位线BL和BLB相连。本发明的存储节点采用双下拉回路来起到反馈调节作用，增强了电路存储节点的抗翻转能力。同时该电路使用四个传输晶体管进行读写，提高了单元的数据写入速度以及写噪声容限。
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公开(公告)号：CN111863054B
公开(公告)日：2022-11-01
申请号：CN202010811687.2
申请日：2020-08-13
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。灵敏放大器包括：放大模块；控制模块，与放大模块电连接；其中，在灵敏放大器的失调补偿阶段，控制模块用于将放大模块配置为包括二极管结构、电流镜结构和输入输出相连的反相器；在灵敏放大器的第一放大阶段，控制模块用于将放大模块配置为反相器。本公开可以实现灵敏放大器的失调补偿，进而提高半导体存储器的性能。
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公开(公告)号：CN111863052B
公开(公告)日：2022-11-01
申请号：CN202010734502.2
申请日：2020-07-27
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。该灵敏放大器包括：放大模块，放大模块用于读取第一位线或第二位线上存储单元的数据；第一偏移电压存储单元和第二偏移电压存储单元，分别与放大模块电连接；其中，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第一偏移电压存储单元中；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的偏移消除阶段，灵敏放大器被配置为将灵敏放大器的偏移电压存储在第二偏移电压存储单元中。本公开可以实现灵敏放大器的偏移消除。
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Patent Agency Ranking
公开(公告)号：CN115051698A
公开(公告)日：2022-09-13
申请号：CN202210695673.8
申请日：2022-06-20
Applicant: 安徽大学
IPC: H03K17/28 , H03K17/687
Abstract: 本发明涉及适用于低功耗芯片的延时电路、模块、芯片及延时方法。延时电路包括：缓冲器、级联的N个延时单元、N个漏电单元、N个负载电容。延时单元包括PMOS管PM1和NMOS管NM1，漏电单元包括PMOS管PM5。PM1的栅极和NM1的栅极连接并作为延时单元的输入端，PM1的源极和PM5的栅极连接，NM1的源极、负载电容的下极板和PM5的漏极连接，PM1的漏极、NM1的漏极、PM5的源极和负载电容的上极板连接作为延单元的输出端，缓冲器的输入端连接位于末级的延时单元的输出端。本发明在电压源上电或下电时，通过漏电单元自适应地及时将多余电荷泄放，从而保证正确的延时功能和延时大小。
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公开(公告)号：CN114758700A
公开(公告)日：2022-07-15
申请号：CN202210257495.0
申请日：2022-03-16
Applicant: 安徽大学
IPC: G11C11/416
Abstract: 本发明公开了一种读写分离的12T TFET SRAM单元电路，包括八个NTFET晶体管和四个PTFET晶体管，其中PTFET晶体管P3和NTFET晶体管N3组成反相器，PTFET晶体管P4和NTFET晶体管N4组成另一个反相器；且PTFET晶体管P1和P2作为写操作时的上拉电路结构；NTFET晶体管N1、N2、N5、N6构成写电路部分，能消除TFET作为SRAM传输管时出现的正偏电压所造成的正偏漏电流问题；NTFET晶体管N7和N8构成读电路部分。上述电路不仅提高了SRAM单元的写能力，而且还消除了当TFET用作SRAM单元的传输晶体管时出现正向偏置漏电流泄漏的问题。
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公开(公告)号：CN110941185B
公开(公告)日：2022-06-07
申请号：CN201911326403.4
申请日：2019-12-20
Applicant: 安徽大学
IPC: G05B13/04
Abstract: 本发明公开了一种用于二值神经网络的双字线6TSRAM单元电路，其中：PMOS晶体管M1和M2为预充电管，M1和M2的源极共同接到电源Vdd，M1的漏级接在位线BLB上，M2的漏级接在位线BL上；且M1和M2的栅极共同连接到控制端sw2；PMOS晶体管M3为一列6TSRAM单元阵列共用的平衡电压管，M3的源级、漏级分别与位线BLB、BL相连接，用于平衡两条位线BL和BLB上面的电压；且M3的栅极连接到控制端sw1；电容C0和C1为位线BLB和BL上的寄生电容。该电路结构减少了面积和功耗，改善了线性度，同时将模拟域的运算与数字域的运算相结合，减少了模拟域的计算量与电路的复杂性。
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公开(公告)号：CN113658628A
公开(公告)日：2021-11-16
申请号：CN202110846566.6
申请日：2021-07-26
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
Abstract: 本发明公开了一种用于DRAM非易失存内计算的电路，包括以3T1R1C单元为基本单元设置的N行N列内存单元阵列、N个NMOS管和2N个PMOS管构成的开关组、N个存储电容构成的存储共享电容组，每一列进行单独的逻辑与运算累加，再将结果共享到每一列总线上的存储电容上进行量化；基于该电路，根据3T1R1C单元中电容写入的一位二进制数，在掉电前，将数据转换成RRAM的阻态保存下来；在上电后，再根据RRAM阻态的不同，由源极线SL通过RRAM向3T1R1C单元中的电容恢复相应的数据。利用该电路能够实现正确的逻辑与运算以及结果的累加量化、完成DRAM掉电前的数据恢复、同时能够保证在上电时向电容中恢复数据。
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公开(公告)号：CN110491424B
公开(公告)日：2021-07-27
申请号：CN201910635294.8
申请日：2019-07-15
Applicant: 安徽大学
IPC: G11C7/12 , G11C8/08 , G11C11/418 , G11C11/419
Abstract: 本发明公开了一种延时链多行读取阵列和补偿电路结构，所述电路结构包括延时链电路信号产生电路、6T单元阵列电路和电流镜补偿电路，其中：PMOSFET晶体管M0的源极接VDD，漏极与PMOSFET晶体管M1的漏极连接，栅极连接控制信号WLB3，WLB3信号是由延时链电路信号产生电路产生的控制信号8T、4T、2T、1T中的8T控制信号；PMOSFET晶体管M1的源极连接NMOSFET晶体管M2的漏极和栅极，并和NMOSFET晶体管M3的栅极连接；PMOSFET晶体管M1的栅极连接至BLB；NMOSFET晶体管M2的源极连接地；NMOSFET晶体管M3的漏极连接BLB，且该NMOSFET晶体管M3的源极连接地；利用WLB3信号和PMOSFET晶体管来控制所述电流镜补偿电路的开启，位线(BLB)通过复制的电流通路放电，从而达到补偿的目的。
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