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公开(公告)号：CN112241781A
公开(公告)日：2021-01-19
申请号：CN201910641263.3
申请日：2019-07-16
Applicant: 复旦大学
Abstract: 本发明属于深度学习方法领域，涉及一种非线性卷积神经网络结构优化方法及装置。该方法通过向普通卷积层加入二阶卷积单元，增加卷积层的非线性增强网络的性能，并通过使用不满秩的二阶卷积核和基于遗传算法的层筛选算法，降低优化后网络结构的计算和存储开销，提升算法的效率。应用该方法的装置包括输入单元、输出单元、程序存储单元、外部总线、内存、存储管理单元、输入输出桥接单元、系统总线、神经网络加速器和处理器；在程序存储单元存储实现本发明的优化方法程序。本发明对深度卷积神经网络进行结构优化，获得更高的性能且不增加多运行时间，还用更浅的网络结构达到比原网络结构优性能和效率。
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公开(公告)号：CN110046365A
公开(公告)日：2019-07-23
申请号：CN201810041728.7
申请日：2018-01-16
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于集成电路可制造性设计中静态随机存储电路良率分析领域，具体采用一种通用帕累托和高斯联合分布作为实际采样分布函数族，通过最小化实际采样分布和理想采样分布之间的交叉熵，从而获得最优的实际采样分布参数。使用优化后的实际采样分布进行采样计算SRAM失效率，能够大幅减小采样点数，提高采样效率。本发明的关键是提出采用通用帕累托和高斯混合分布为采样分布函数族；并针对该分布的参数优化问题，提出了一个迭代策略，不断地进行采样、更新实际分布参数、计算失效率，直到失效率满足精度要求。实验结果表明，本发明提出的方法明显优于目前现有技术的方法。
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公开(公告)号：CN109992810A
公开(公告)日：2019-07-09
申请号：CN201810005018.9
申请日：2018-01-03
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于集成电路技术领域，涉及一种基于无环约束半定规划松弛的模拟电路建模及优化方法，包括：步骤1，采用晶体管级仿真器得到训练样本；步骤2，建立满足无环图约束的电路性能稀疏多项式模型；步骤3，根据稀疏多项式模型将原始的模拟电路优化问题转化为半定规划松弛问题进行求解；步骤4，根据半定规划松弛结果计算得到原始电路设计参数的最优值。应用本发明的方法，能够在有限的内存资源和计算时间内，得到含有数十个设计参数的模拟电路的全局最优设计。
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公开(公告)号：CN109960834A
公开(公告)日：2019-07-02
申请号：CN201711422893.9
申请日：2017-12-25
Applicant: 复旦大学
Abstract: 本发明属集成电路设计中模拟电路参数自动优化设计领域，具体涉及一种基于高斯过程模型的多目标贝叶斯优化方法。本发明方法在每次迭代中，对每个性能指标构建高斯过程模型，进而构建低置信区间函数，通过对低置信区间函数的多目标优化选择下一次进行电路仿真的点。相对目前国际上的主流方法，本发明方法能大幅减小电路仿真次数，获得高精度的帕累托前沿。
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公开(公告)号：CN109145318A
公开(公告)日：2019-01-04
申请号：CN201710454591.3
申请日：2017-06-15
Applicant: 复旦大学
IPC: G06F17/50
CPC classification number: G06F17/5009 , G06F17/5081
Abstract: 本方法属于集成电路技术领域，涉及考虑重复单元相关性的系统失效率非线性估计方法，具体涉及一种考虑重复单元失效事件相关性的全系统失效率非线性快速估计方法，其包括步骤：估计低阶同步失效率；构造同步失效率的非线性模型，并根据已得到的低阶同步失效率，计算模型稀疏；根据非线性模型计算高阶同步失效率；和采用基于查找表的误差修正算法，根据同步失效率，估计全系统的失效率。经实验证实，应用本发明的方法，能够在进行系统性能的分析时充分考虑重复单元失效的相关性，并通过建立系统失效率的非线性模型，在不增加测试和计算成本的前提下，有效提高失效率的估计精度。
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Patent Agency Ranking
公开(公告)号：CN101339571A
公开(公告)日：2009-01-07
申请号：CN200710047704.4
申请日：2007-11-01
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于集成电路计算机辅助设计技术领域，具体为一种VLSI布局规划中集中约束的实现方法。该方法结合B*－tree的表示法、模拟退火算法以及线性规划算法。其步骤包括根据约束构造约束子树，连接各个子树构成允许的初始布局，采用模拟退火算法对面积等到因素进行优化；从初始布局得到线性规划的约束条件，构造线性规划矩阵，然后调用线性规划函数求解线性规划矩阵，进行压缩操作和软模块调整，从而得到优化布局结果。本方法用于实现平面布局中多个模块需要集中放置的约束，也可实现多个或整体划分上的集中约束。
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公开(公告)号：CN1831830A
公开(公告)日：2006-09-13
申请号：CN200610025692.0
申请日：2006-04-13
Applicant: 复旦大学
IPC: G06F17/50
CPC classification number: H04L41/12
Abstract: 本发明属于电子技术领域，具体为一种超大规模集成电路中的时钟分布电路的拓扑结构优化方法。该方法可以任何其他方法产生的拓扑关系作为输入，在时钟树构造过程中通过对其拓扑结构进行局部修正以优化费用。每次优化过程从时钟树的叶结点开始，对所有结点利用二叉树变换操作做出局部调整，向上进行到根结点后完成。优化过程迭代进行，直到费用不能再进一步减小为止。本发明方法通用性强，效率高，费用减小比率达6－10％，能够高效处理超大规模集成电路的时钟布线问题；另外，还具有良好的可扩展性，可与其他优化策略结合，力求获得最优解。
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公开(公告)号：CN1822008A
公开(公告)日：2006-08-23
申请号：CN200610025275.6
申请日：2006-03-30
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子技术领域，具体为一种大规模集成电路中的时钟分布电路的拓扑结构优化方法。该方法可以任何其他方法产生的拓扑关系作为输入，在时钟树构造过程中通过对其拓扑结构进行局部修正以优化费用。每次优化过程从时钟树的叶结点开始，对所有结点利用二叉树变换操作做出局部调整，向上进行到根结点后完成。优化过程迭代进行，直到费用不能再进一步减小为止。本发明方法通用性强，效率高，费用减小比率达6－10％，能够高效处理超大规模集成电路的时钟布线问题；另外，还具有良好的可扩展性，可与其他优化策略结合，力求获得最优解。
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公开(公告)号：CN116484787A
公开(公告)日：2023-07-25
申请号：CN202210039711.4
申请日：2022-01-13
Applicant: 复旦大学
IPC: G06F30/373 , G06F30/398
Abstract: 本发明属集成电路设计技术领域，具体涉及一种基于贝叶斯优化(Bayesian Optimization)的模拟电路优化方法，该方法采用高斯过程(Gaussian Process)建模，并利用带约束预测熵搜索(PESC)和可行域期望提升(FEI)作为采集函数。本发明提出对模拟电路的各个性能指标分别建立高斯过程模型；通过优化PESC/wPESC采集函数，产生下一轮迭代优化需要仿真的Testbench和相应仿真点；通过对可行域期望提升采集函数求解一个多模态优化问题，提升探索未知可行域的效率。与现有技术的模拟电路优化方法相比，本方法在保证电路优化质量的同时，能够显著减少优化过程中所需电路仿真的次数。
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