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公开(公告)号：CN105893645B
公开(公告)日：2020-06-12
申请号：CN201410802288.4
申请日：2014-12-19
Applicant: 复旦大学
IPC: G06F30/398
Abstract: 本发明属于集成电路半导体制造技术领域，涉及一种电子束和多重图案光刻混合工艺中版图图案分解方法，该方法将最小化电子束使用面积和缝合点数目的版图图案分解问题表示成删点K划分问题。所述方法包括步骤：根据输入版图文件和冲突距离B，构建冲突图G；然后随机产生删点K划分初始解，应用已有的删点两划分算法对当前最优解重复迭代优化，直到当前最优解若干次未发生更新；最后从中挑选最优的删点K划分结果作为输出。本发明迭代应用已有的删点两划分算法，并采用随机多起始点策略试图寻找全局最优解，达到电子束和多重图案混合刻蚀工艺中版图图案分解的目的。
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公开(公告)号：CN101996266B
公开(公告)日：2013-10-16
申请号：CN200910194421.1
申请日：2009-08-21
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属集成电路领域，涉及一种建立集成电路芯片内工艺偏差的空间相关性模型的方法。采用多测试芯片最大似然估计方法，提取空间相关函数的未知参数，建立片内偏差的空间相关性模型。该方法将所有测试芯片的似然函数相乘得到一个联合似然函数，通过对联合似然函数最大化求解获得参数值确定的空间相关函数，可直接用于工艺偏差的电路分析设计。在空间相关函数提取过程中，能处理片内偏差纯随机部分和测量误差的影响，显著提高提取结果的精度。并利用LU分解计算联合似然函数中对称正定矩阵的行列式对数，解决了直接计算时会出现的数值不稳定的问题。
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公开(公告)号：CN1831830A
公开(公告)日：2006-09-13
申请号：CN200610025692.0
申请日：2006-04-13
Applicant: 复旦大学
IPC: G06F17/50
CPC classification number: H04L41/12
Abstract: 本发明属于电子技术领域，具体为一种超大规模集成电路中的时钟分布电路的拓扑结构优化方法。该方法可以任何其他方法产生的拓扑关系作为输入，在时钟树构造过程中通过对其拓扑结构进行局部修正以优化费用。每次优化过程从时钟树的叶结点开始，对所有结点利用二叉树变换操作做出局部调整，向上进行到根结点后完成。优化过程迭代进行，直到费用不能再进一步减小为止。本发明方法通用性强，效率高，费用减小比率达6－10％，能够高效处理超大规模集成电路的时钟布线问题；另外，还具有良好的可扩展性，可与其他优化策略结合，力求获得最优解。
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公开(公告)号：CN1822008A
公开(公告)日：2006-08-23
申请号：CN200610025275.6
申请日：2006-03-30
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子技术领域，具体为一种大规模集成电路中的时钟分布电路的拓扑结构优化方法。该方法可以任何其他方法产生的拓扑关系作为输入，在时钟树构造过程中通过对其拓扑结构进行局部修正以优化费用。每次优化过程从时钟树的叶结点开始，对所有结点利用二叉树变换操作做出局部调整，向上进行到根结点后完成。优化过程迭代进行，直到费用不能再进一步减小为止。本发明方法通用性强，效率高，费用减小比率达6－10％，能够高效处理超大规模集成电路的时钟布线问题；另外，还具有良好的可扩展性，可与其他优化策略结合，力求获得最优解。
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公开(公告)号：CN101996266A
公开(公告)日：2011-03-30
申请号：CN200910194421.1
申请日：2009-08-21
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属集成电路领域，涉及一种建立集成电路芯片内工艺偏差的空间相关性模型的方法。采用多测试芯片最大似然估计方法，提取空间相关函数的未知参数，建立片内偏差的空间相关性模型。该方法将所有测试芯片的似然函数相乘得到一个联合似然函数，通过对联合似然函数最大化求解获得参数值确定的空间相关函数，可直接用于工艺偏差的电路分析设计。在空间相关函数提取过程中，能处理片内偏差纯随机部分和测量误差的影响，显著提高提取结果的精度。并利用LU分解计算联合似然函数中对称正定矩阵的行列式对数，解决了直接计算时会出现的数值不稳定的问题。
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Patent Agency Ranking
公开(公告)号：CN101038602A
公开(公告)日：2007-09-19
申请号：CN200710039658.3
申请日：2007-04-19
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于集成电路技术领域，具体为一种成品率驱动的时钟偏差安排方法。该方法的步骤包括：根据统计静态时序分析的结果建立统计时序约束图；对该约束图寻找关键环，并重新分配安全余量；然后将关键环压缩成一个超点，更新相应边的权重的均值，将关键中的点和压缩得到的超点的关系插入关系树中；如此重复，直到图中只剩下一个超点或图中边的条数为0；最后遍历关系树，计算代表触发器的所有叶节点的真实的时钟到达时间，从而获得时序相邻的触发器的时钟偏差。本发明方法充分考虑了信号延迟的不确定性，有利于提高芯片的成品率。
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公开(公告)号：CN105893644B
公开(公告)日：2020-06-09
申请号：CN201410771314.1
申请日：2014-12-15
Applicant: 复旦大学
IPC: G06F30/392
Abstract: 本发明属于集成电路半导体制造技术领域，涉及一种电子束和双重图案光刻工艺中版图图案分解的方法。本发明将同时最小化电子束使用面积和缝合点数目的版图图案分解问题表示成删点两划分问题；所述方法包括：根据输入版图文件和冲突距离B，构建含虚拟点的冲突图G；将平面化后的冲突图上删点两划分问题转化为奇数环覆盖问题；用primal‑dual方法求解奇数环覆盖问题；后处理剩余冲突边。本方法可行性高，能够在合理的时间内获得优于传统两阶段方法的求解结果，可用于解决大规模版图的图案分解问题。
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公开(公告)号：CN105893645A
公开(公告)日：2016-08-24
申请号：CN201410802288.4
申请日：2014-12-19
Applicant: 复旦大学
Abstract: 本发明属于集成电路半导体制造技术领域，涉及一种电子束和多重图案光刻混合工艺中版图图案分解方法，该方法将最小化电子束使用面积和缝合点数目的版图图案分解问题表示成删点K划分问题。所述方法包括步骤：根据输入版图文件和冲突距离B，构建冲突图G；然后随机产生删点K划分初始解，应用已有的删点两划分算法对当前最优解重复迭代优化，直到当前最优解若干次未发生更新；最后从中挑选最优的删点K划分结果作为输出。本发明迭代应用已有的删点两划分算法，并采用随机多起始点策略试图寻找全局最优解，达到电子束和多重图案混合刻蚀工艺中版图图案分解的目的。
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公开(公告)号：CN100454316C
公开(公告)日：2009-01-21
申请号：CN200610025692.0
申请日：2006-04-13
Applicant: 复旦大学
IPC: G06F17/50
CPC classification number: H04L41/12
Abstract: 本发明属于电子技术领域，具体为一种超大规模集成电路中的时钟分布电路的拓扑结构优化方法。该方法可以任何其他方法产生的拓扑关系作为输入，在时钟树构造过程中通过对其拓扑结构进行局部修正以优化费用。每次优化过程从时钟树的叶结点开始，对所有结点利用二叉树变换操作做出局部调整，向上进行到根结点后完成。优化过程迭代进行，直到费用不能再进一步减小为止。本发明方法通用性强，效率高，费用减小比率达6-10%，能够高效处理超大规模集成电路的时钟布线问题；另外，还具有良好的可扩展性，可与其他优化策略结合，力求获得最优解。
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公开(公告)号：CN104346490B
公开(公告)日：2017-10-10
申请号：CN201310347294.0
申请日：2013-08-09
Applicant: 复旦大学
Abstract: 本发明属半导体光刻工艺可制造性设计领域，具体涉及一种三重曝光光刻工艺的版图图案分解方法。先采用矩形扩展的方法构建冲突图；然后随机产生三着色初始解，每轮优化分别依次固定一种颜色，对剩余二种颜色的冲突子图利用双重曝光图案分配方法进行双着色优化，重复迭代优化过程，直到当前最优解若干次未发生更新；最后反复调用上述步骤多次并从中挑选最优的三着色结果作为输出。本发明采用已有的双重曝光图案分配方法，采用多次计算选其最优的策略，寻找全局最优解，达到为三重曝光光刻工艺分配版图图案的目的。
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