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公开(公告)号：CN114843304A
公开(公告)日：2022-08-02
申请号：CN202210373111.1
申请日：2022-04-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/24 , H01L45/00 , H01L21/768
Abstract: 一种形成存储器装置的方法包括以下操作。在衬底上方的第一介电层内形成第一导电插塞。执行处理工艺以将所述第一导电插塞的一部分转变成缓冲层，并且所述缓冲层覆盖在所述第一导电插塞的剩余部分上方。在所述缓冲层上方依序形成相变层及顶部电极。形成第二介电层以包封所述顶部电极及下伏的所述相变层。在所述第二介电层内形成第二导电插塞，且使所述第二导电插塞实体接触所述顶部电极。在所述缓冲层内形成丝状底部电极。
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公开(公告)号：CN114188224A
公开(公告)日：2022-03-15
申请号：CN202111145868.7
申请日：2021-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/78 , H01L29/788
Abstract: 在实施例中，方法包括在衬底上方形成第一栅电极。该方法还包括在第一栅电极上方形成第一栅极介电层。该方法还包括在第一栅极介电层上方沉积半导体层。该方法还包括在第一栅极介电层和半导体层上方形成源极/漏极区，源极/漏极区与半导体层的端部重叠。该方法还包括在半导体层和源极/漏极区上方形成第二栅极介电层。该方法还包括在第二栅极介电层上方形成第二栅电极。本申请的实施例还涉及半导体器件及其形成方法。
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公开(公告)号：CN112750819A
公开(公告)日：2021-05-04
申请号：CN202011161108.0
申请日：2020-10-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本发明提供一种具有鳍片结构、源极端子及漏极端子、沟道层以及栅极结构的晶体管装置。鳍片结构设置在材料层上。鳍片结构平行地布置且在第一方向上延伸。源极端子及漏极端子设置在鳍片结构及材料层上且覆盖鳍片结构的相对末端。沟道层分别设置在鳍片结构上，且每个沟道层在相同鳍片结构上的源极端子与漏极端子之间延伸。栅极结构设置在沟道层上且跨越鳍片结构。栅极结构在垂直于第一方向的第二方向上延伸。沟道层的材料包含过渡金属及硫族化物，源极端子及漏极端子包含金属材料，以及沟道层与源极端子及漏极端子共价键合。
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公开(公告)号：CN112447908A
公开(公告)日：2021-03-05
申请号：CN202010887089.3
申请日：2020-08-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种形成半导体器件的方法包括：在隔离层上方形成第一低维层；在第一低维层上方形成第一绝缘体；在第一绝缘体上方形成第二低维层；在第二低维层上方形成第二绝缘体；并且将第一低维层、第一绝缘体、第二低维层、以及第二绝缘体图案化成凸出的鳍。第一低维层、第一绝缘体、第二低维层、以及第二绝缘体的剩余部分分别形成第一低维带、第一绝缘体带、第二低维带、以及第二绝缘体带。然后基于凸出的鳍形成晶体管。本申请另一方面提供了一种半导体器件。
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公开(公告)号：CN110649095A
公开(公告)日：2020-01-03
申请号：CN201910354387.3
申请日：2019-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/775 , H01L29/786 , H01L21/335 , H01L21/336 , B82Y10/00
Abstract: 本揭露是有关于一种半导体装置，即纳米线场效晶体管装置包含配置为半导体主体的纳米线条带的垂直堆叠。一个或多个顶部纳米线条带后退且较堆叠于下方的其余纳米线条带短。内间隔物均匀地形成于后退的纳米线条带及其余的纳米线条带附近。源极/漏极结构形成于内间隔物的外部，且栅极结构形成于内间隔物的内部，其中内间隔物围绕纳米线条带。
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公开(公告)号：CN109585448A
公开(公告)日：2019-04-05
申请号：CN201711278787.8
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明实施例提供一种半导体器件，其包括：衬底；在衬底上方的I/O器件；以及在衬底上方的核心器件。I/O器件包括第一栅极结构，第一栅极结构具有：界面层；在界面层上方的第一高k介电堆叠件；以及导电层，导电层在第一高k介电堆叠件上方并且与第一高k介电堆叠件物理接触。核心器件包括第二栅极结构，第二栅极结构具有：界面层；在界面层上方的第二高k介电堆叠件；以及导电层，导电层在第二高k介电堆叠件上方并且与第二高k介电堆叠件物理接触。第一高k介电堆叠件包括第二高k介电堆叠件和第三介电层。本发明实施例还提供一种制造半导体器件的方法。
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公开(公告)号：CN109427905A
公开(公告)日：2019-03-05
申请号：CN201810950395.X
申请日：2018-08-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 在方法中，形成其中第一半导体层和第二半导体层交替地堆叠的鳍结构。在鳍结构上方形成牺牲栅极结构。在未被牺牲栅极结构覆盖的鳍结构的源极/漏极区处蚀刻第一半导体层，从而形成暴露第二半导体层的第一源极/漏极间隔。在第一源极/漏极间隔处形成介电层，从而覆盖暴露的第二半导体层。蚀刻介电层和第二半导体层的部分，从而形成第二源极/漏极间隔。在第二源极/漏极间隔中形成源极/漏极外延层。至少一个第二半导体层与源极/漏极外延层接触，并且至少一个第二半导体层与源极/漏极外延层分离。本发明的实施例还涉及制造半导体器件的方法以及半导体器件。
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公开(公告)号：CN108122967A
公开(公告)日：2018-06-05
申请号：CN201710945403.7
申请日：2017-10-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/10 , H01L29/78 , H01L21/336
Abstract: 一种包括鳍式场效应晶体管(FinFET)的半导体器件。FinFET包括设置在鳍上的沟道，设置在沟道上方的栅极以及源极和漏极。沟道包括至少两对第一半导体层和形成在第一半导体层上的第二半导体层。第一半导体层具有与第二半导体层不同的晶格常数。至少在一对中，第一半导体层的厚度是第二半导体层的厚度的三至十倍。本发明实施例涉及一种制造具有多层沟道结构的半导体器件的方法。
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公开(公告)号：CN115437208B
公开(公告)日：2025-02-28
申请号：CN202210553811.9
申请日：2022-05-19
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/24 , H01L21/033
Abstract: 用于EUV光掩模的薄膜包括：第一层；第二层；以及主层，设置在第一层和第二层之间并且包括多个纳米管。第一层或第二层中的至少一个包括其中堆叠有一个或多个二维层的二维材料。在以上和以下的一个或多个实施例中，第一层包括第一二维材料并且第二层包括第二二维材料。本申请的实施例还涉及用于极紫外(EUV)反射掩模的薄膜及其制造方法。
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