公开(公告)号：CN115768105A

公开(公告)日：2023-03-07

申请号：CN202211035573.9

申请日：2022-08-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴明园 ,  焦闵 ,  林大文

IPC: H10B10/00 ,  H10B99/00 ,  H01L29/78 ,  H01L29/08 ,  H01L29/06 ,  H01L27/092

Abstract: 本公开的实施例提供了一种形成半导体结构的方法，包括：提供包括第一电路区域和第二电路区域的衬底；在衬底上形成半导体堆叠件，其中，半导体堆叠件包括交替堆叠在衬底上的具有第一成分的第一半导体层和具有第二成分的第二半导体层；对半导体堆叠件和衬底执行第一图案化工艺，以形成具有第一深度的第一沟槽；对半导体堆叠件和衬底执行第二图案化工艺，以在第一电路区域中形成具有第二深度的第二沟槽并在第二电路区域中形成具有第三深度的第三沟槽，第三深度小于第二深度。本公开的实施例还提供了一种半导体结构。

公开(公告)号：CN115020341A

公开(公告)日：2022-09-06

申请号：CN202210087395.8

申请日：2022-01-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张哲纶 ,  苏品全 ,  黄歆杰 ,  吴明园 ,  林子凯 ,  王育文 ,  许哲源

IPC: H01L21/8234

Abstract: 一种半导体装置的形成方法，包括；形成第一外延层于基板上方，以形成晶圆；沉积介电层于第一外延层上方；图案化介电层以形成开口；通过开口蚀刻第一外延层，以形成凹槽；形成第二外延层于凹槽中；蚀刻介电层，以露出第一外延层的顶表面；及平坦化第一外延层的露出的顶表面及第二外延层的顶表面。

公开(公告)号：CN103633011B

公开(公告)日：2017-07-11

申请号：CN201310390288.3

申请日：2009-04-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴明园 ,  郑光茗 ,  叶炅翰 ,  庄学理 ,  梁孟松

IPC: H01L21/762

CPC classification number: H01L21/76883 ,  H01L21/76229

Abstract: 本发明提供一种集成电路结构的形成方法，该方法包括下列步骤：提供一半导体基底；形成多个图案化元件于半导体基底上，其中图案化元件之间具有沟槽；以第一导电材料填入该沟槽，其中第一导电材料具有第一上表面，其高于图案化元件的上表面；进行第一平坦化以降低第一导电材料的第一上表面，直到露出图案化元件的上表面；沉积第二导电材料，其中第二导电材料具有第二上表面，其高于图案化元件的上表面；以及，进行第二平坦化以降低第二导电材料的第二上表面，直到露出图案化元件的上表面。本发明的方法可明显降低，甚至完全消除碟化效应与空洞。

公开(公告)号：CN101635277B

公开(公告)日：2012-07-11

申请号：CN200910000110.7

申请日：2009-01-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴明园 ,  莫亦先 ,  彭治棠 ,  叶炅翰 ,  郑光茗 ,  庄学理 ,  梁孟松

IPC: H01L21/8238 ,  H01L21/31 ,  H01L21/3105

CPC classification number: H01L21/823481 ,  H01L21/823468 ,  H01L21/823475 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/7833 ,  H01L29/7843

Abstract: 本发明是有关于一种为了无空隙的间隙填充制程的间隙壁外型塑造工程，一种形成半导体元件的方法，其步骤为提供半导体基板；在半导体基板上形成栅极堆叠；紧邻栅极堆叠侧边形成栅极间隙壁；薄化栅极间隙壁；与在薄化栅极间隙壁步骤之后，在栅极间隙壁侧边形成次要栅极间隙壁。

公开(公告)号：CN101714554B

公开(公告)日：2012-01-04

申请号：CN200910177627.3

申请日：2009-09-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 沈俊良 ,  吴明园 ,  叶炅翰 ,  郑光茗 ,  庄学理

IPC: H01L27/088 ,  H01L23/544 ,  H01L21/8234 ,  H01L21/02 ,  H01L21/28

CPC classification number: H01L23/544 ,  H01L21/31051 ,  H01L21/823828 ,  H01L23/585 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体元件与其制法。半导体元件包括：一具有一第一区域与一第二区域的半导体基材，其中第一区域与第二区域彼此隔离；多个晶体管形成于第一区域中；一对准标记形成于该第二区域中，其中对准标记于一第一方向具有多个有源区域；以及一虚设栅极结构形成于该对准标记之上，其中虚设栅极结构于第二方向具有多条线，且该第二方向与该第一方向不同。本发明提供一种包括虚设栅极结构的元件与方法，其能避免或降低由CMP工艺(ILD CMP或金属CMP)造成损害的风险。

公开(公告)号：CN101661933B

公开(公告)日：2012-01-04

申请号：CN200910163584.3

申请日：2009-08-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赖素贞 ,  吴明园 ,  郑光茗 ,  庄学理 ,  叶炅翰 ,  张宏迪 ,  郭正诚 ,  吴建宏 ,  李宗吉

IPC: H01L27/04 ,  H01L29/78 ,  H01L29/423 ,  H01L21/822 ,  H01L21/28

CPC classification number: H01L21/823437 ,  H01L21/31053 ,  H01L21/3212 ,  H01L21/823828 ,  H01L27/08

Abstract: 一种半导体装置，包括：一半导体基底，具有一第一部分与一第二部分；多数个晶体管，形成于该基底的该第一部分中，每个该晶体管具有一栅极结构，该栅极结构具有一高介电常数介电及一金属栅极；一装置，形成于该基底的第二部分中，该装置通过一隔离区域隔离；以及一研磨停止物，形成于邻接该隔离区域，且具有一表面其实质上水平于该第一区域中的该晶体管的该栅极结构的一表面。所述的半导体装置不需要额外的制造工艺步骤，如光罩，不会增加目前制造工艺的复杂度。

公开(公告)号：CN101582390A

公开(公告)日：2009-11-18

申请号：CN200910133199.4

申请日：2009-04-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴明园 ,  郑光茗 ,  叶炅翰 ,  庄学理 ,  梁孟松

IPC: H01L21/762 ,  H01L21/31 ,  H01L21/3105 ,  H01L21/768

CPC classification number: H01L21/76883 ,  H01L21/76229

Abstract: 本发明提供一种集成电路结构的形成方法，该方法包括下列步骤：提供一半导体基底；形成多个图案化元件于半导体基底上，其中图案化元件之间具有沟槽；以第一填沟材料填入该沟槽，其中第一填沟材料具有第一上表面，其高于图案化元件的上表面；进行第一平坦化以降低第一填沟材料的第一上表面，直到露出图案化元件的上表面；沉积第二填沟材料，其中第二填沟材料具有第二上表面，其高于图案化元件的上表面；以及，进行第二平坦化以降低第二填沟材料的第二上表面，直到露出图案化元件的上表面。本发明的方法可明显降低，甚至完全消除碟化效应与空洞。

公开(公告)号：CN218004871U

公开(公告)日：2022-12-09

申请号：CN202221744456.5

申请日：2022-07-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴明园 ,  林大文 ,  傅依婷 ,  郑旭杰 ,  焦闵

IPC: H01L29/423 ,  H01L29/06 ,  H01L29/78

Abstract: 一种半导体结构，包含第一半导体鳍和第二半导体鳍，各包含设置于基底上方的半导体层的堆叠物；隔离部件位于第一半导体鳍与第二半导体鳍之间，且设置于基底上方；栅极堆叠物，位于第一半导体鳍与第二半导体鳍之间，且设置于隔离部件上方；以及栅极切割部件，将栅极堆叠物隔开为第一半导体鳍上方的第一部分及第二半导体鳍上方的第二部分，其中栅极切割部件的底表面通过栅极堆叠物中的孔洞接触隔离部件。