公开(公告)号：CN101714554A

公开(公告)日：2010-05-26

申请号：CN200910177627.3

申请日：2009-09-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 沈俊良 ,  吴明园 ,  叶炅翰 ,  郑光茗 ,  庄学理

IPC: H01L27/088 ,  H01L23/544 ,  H01L21/8234 ,  H01L21/02 ,  H01L21/28

CPC classification number: H01L23/544 ,  H01L21/31051 ,  H01L21/823828 ,  H01L23/585 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种半导体元件与其制法。半导体元件包括：一具有一第一区域与一第二区域的半导体基材，其中第一区域与第二区域彼此隔离；多个晶体管形成于第一区域中；一对准标记形成于该第二区域中，其中对准标记于一第一方向具有多个有源区域；以及一虚设栅极结构形成于该对准标记之上，其中虚设栅极结构于第二方向具有多条线，且该第二方向与该第一方向不同。本发明提供一种包括虚设栅极结构的元件与方法，其能避免或降低由CMP工艺(ILD CMP或金属CMP)造成损害的风险。

公开(公告)号：CN101908475A

公开(公告)日：2010-12-08

申请号：CN200910225798.9

申请日：2009-12-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑光茗 ,  庄学理 ,  赖素贞 ,  沈俊良

IPC: H01L21/28 ,  H01L21/306

CPC classification number: H01L29/7833 ,  H01L21/28088 ,  H01L21/823842 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/66583

Abstract: 本发明提供一种制造半导体装置的方法，包括：提供一基底，其具有一个或更多个栅极结构设置于其上；形成一蚀刻停止层以及层间介电层于该基底上，包括于该一个或更多个栅极结构上，其中该层间介电层设置于该蚀刻停止层上；于该层间介电层上进行一部分化学机械研磨工艺，其中该层间介电层的一厚度留在该蚀刻停止层上；以及于该层间介电层上进行一第一选择性干蚀刻工艺，并于该蚀刻停止层上进行一第二选择性干蚀刻工艺。本发明能够在制造半导体装置的化学机械研磨工艺中，易于控制栅极高度和/或避免层间介电层的碟化作用。

公开(公告)号：CN101728330B

公开(公告)日：2012-05-30

申请号：CN200910207339.8

申请日：2009-10-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赖素贞 ,  郑光茗 ,  庄学理 ,  沈俊良

IPC: H01L21/8238 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/7848 ,  H01L21/823842 ,  H01L29/165 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66628

Abstract: 本发明提供制造半导体装置的方法。上述制造半导体装置的方法包括提供一半导体基底，其具有一第一区域和一第二区域，形成一高介电常数介电层于该半导体基底之上，形成一硅层该高介电常数介电层之上，形成一硬掩模层于该硅层之上，图案化该硬掩模层、该硅层、该高介电常数介电层以形成一第一栅极结构于该第一区域上和一第二栅极结构于该第二区域上，形成一接触蚀刻终止层于该第一和该第二栅极结构之上，修饰该接触蚀刻终止层的一轮廓，形成一层间介电层于修饰后的该接触蚀刻终止层之上，实施一化学机械研磨以分别地露出该第一和第二栅极结构的该硅层，以及分别地自该第一和第二栅极结构移除该硅层，并将其取代以金属栅极结构。

公开(公告)号：CN101728330A

公开(公告)日：2010-06-09

申请号：CN200910207339.8

申请日：2009-10-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赖素贞 ,  郑光茗 ,  庄学理 ,  沈俊良

IPC: H01L21/8238 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L29/7848 ,  H01L21/823842 ,  H01L29/165 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66628

Abstract: 本发明提供制造半导体装置的方法。上述制造半导体装置的方法包括提供一半导体基底，其具有一第一区域和一第二区域，形成一高介电常数介电层于该半导体基底之上，形成一硅层该高介电常数介电层之上，形成一硬掩模层于该硅层之上，图案化该硬掩模层、该硅层、该高介电常数介电层以形成一第一栅极结构于该第一区域上和一第二栅极结构于该第二区域上，形成一接触蚀刻终止层于该第一和该第二栅极结构之上，修饰该接触蚀刻终止层的一轮廓，形成一层间介电层于修饰后的该接触蚀刻终止层之上，实施一化学机械研磨以分别地露出该第一和第二栅极结构的该硅层，以及分别地自该第一和第二栅极结构移除该硅层，并将其取代以金属栅极结构。

公开(公告)号：CN101728310A

公开(公告)日：2010-06-09

申请号：CN200910179129.2

申请日：2009-09-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赖素贞 ,  郑光茗 ,  庄学理 ,  沈俊良 ,  廖舜章

IPC: H01L21/762 ,  H01L21/311 ,  H01L21/66 ,  H01L21/3105

CPC classification number: H01L22/20 ,  H01L21/76224 ,  H01L22/12

Abstract: 本发明提供一种集成电路和半导体装置制造方法、隔绝区域阶高控制方法，其隔绝区域的阶高之间具有较佳的一致性。集成电路的制造方法包括提供一基板，其具有一个或多个沟槽；填充上述一个或多个沟槽；对已填充的一个或多个上述沟槽进行一化学机械研磨工艺，其中一个或多个上述沟槽中的每一个包括一厚度；测量已填充的一个或多个上述沟槽中的每一个的上述厚度；根据已填充的一个或多个上述沟槽中的每一个的已测量的上述厚度决定进行一蚀刻工艺的一总时间。以已决定的上述总时间进行上述蚀刻工艺。本发明提供优点：改善元件的整体性能；提供更好的关键尺寸一致性；提升对工艺变异的控制，特别是阶高的变异；以及易于与公知工艺整合。

公开(公告)号：CN103515422B

公开(公告)日：2016-05-04

申请号：CN201210326652.5

申请日：2012-09-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 沈俊良 ,  蔡国强 ,  李后儒 ,  梁春升 ,  赖高廷 ,  丁国强 ,  吴集锡

IPC: H01L29/423 ,  H01L29/10 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/1054 ,  H01L29/66818 ,  H01L29/7853 ,  H01L29/7854

Abstract: 一种集成电路器件，包括：至少被部分地嵌入浅沟槽隔离(STI)区并在源极和漏极之间延伸的鳍。该鳍由第一半导体材料形成，并且具有位于第一端部和第二端部之间的修整部分。由第二半导体材料形成的保护层，被设置在该鳍的修整部分的上方，以形成高迁移沟道。栅电极结构在该高迁移沟道上方以及第一端部和第二端部之间形成。本发明提供具有高迁移率和应变沟道的FinFET。

公开(公告)号：CN103515422A

公开(公告)日：2014-01-15

申请号：CN201210326652.5

申请日：2012-09-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 沈俊良 ,  蔡国强 ,  李后儒 ,  梁春升 ,  赖高廷 ,  丁国强 ,  吴集锡

IPC: H01L29/423 ,  H01L29/10 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/1054 ,  H01L29/66818 ,  H01L29/7853 ,  H01L29/7854

Abstract: 一种集成电路器件，包括：至少被部分地嵌入浅沟槽隔离(STI)区并在源极和漏极之间延伸的鳍。该鳍由第一半导体材料形成，并且具有位于第一端部和第二端部之间的修整部分。由第二半导体材料形成的保护层，被设置在该鳍的修整部分的上方，以形成高迁移沟道。栅电极结构在该高迁移沟道上方以及第一端部和第二端部之间形成。本发明提供具有高迁移率和应变沟道的FinFET。

公开(公告)号：CN101847604B

公开(公告)日：2013-07-24

申请号：CN200910167342.1

申请日：2009-08-21

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑光茗 ,  庄学理 ,  陈嘉仁 ,  赖素贞 ,  莫亦先 ,  陈薏新 ,  沈俊良 ,  林毓超

IPC: H01L21/8238 ,  H01L21/28

CPC classification number: H01L21/31645 ,  H01L21/31604 ,  H01L21/823842

Abstract: 本发明提供一种半导体装置的制造方法，包括：提供具有一第一有源区与一第二有源区的一半导体基底；形成一高介电常数介电层于该半导体基底上；形成一上盖层于该高介电常数介电层上；形成一第一金属层于该上盖层上，其中该第一金属层具有第一功函数；形成一掩模层于该第一有源区内的该第一金属层上；利用该掩模层以移除该第二有源区内的该第一金属层以及部分移除该上盖层的一部；以及形成一第二金属层于该第二有源区内的经部分移除的该上盖层上，其中该第二金属层具有一第二功函数。本发明的半导体装置的制造方法能够改善于制造半导体装置时对于阻剂残留以及高介电常数栅极轮廓的控制能力。

公开(公告)号：CN101908475B

公开(公告)日：2013-04-03

申请号：CN200910225798.9

申请日：2009-12-07

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑光茗 ,  庄学理 ,  赖素贞 ,  沈俊良

IPC: H01L21/28 ,  H01L21/306

CPC classification number: H01L29/7833 ,  H01L21/28088 ,  H01L21/823842 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/66583

Abstract: 本发明提供一种制造半导体装置的方法，包括：提供一基底，其具有一个或更多个栅极结构设置于其上；形成一蚀刻停止层以及层间介电层于该基底上，包括于该一个或更多个栅极结构上，其中该层间介电层设置于该蚀刻停止层上；于该层间介电层上进行一部分化学机械研磨工艺，其中该层间介电层的一厚度留在该蚀刻停止层上；以及于该层间介电层上进行一第一选择性干蚀刻工艺，并于该蚀刻停止层上进行一第二选择性干蚀刻工艺。本发明能够在制造半导体装置的化学机械研磨工艺中，易于控制栅极高度和/或避免层间介电层的碟化作用。

公开(公告)号：CN101677086B

公开(公告)日：2012-02-01

申请号：CN200910169147.2

申请日：2009-09-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  郑光茗 ,  赖素贞 ,  沈俊良

IPC: H01L21/8238 ,  H01L21/28 ,  H01L27/092

CPC classification number: H01L21/823828 ,  H01L21/31053 ,  H01L21/823437 ,  H01L29/66545 ,  Y10S438/926

Abstract: 本发明提供一种半导体装置及其制造方法。上述半导体装置的制造方法包括提供半导体基底，形成多个晶体管于半导体基底中，各晶体管具有虚置栅极结构，形成接触蚀刻终止层(CESL)于包括虚置栅极结构的基底之上，形成第一介电层以填入相邻的虚置栅极结构之间各区域的一部分中，形成化学机械研磨(CMP)终止层于CESL与第一介电层之上，形成第二介电层于CMP终止层之上，实施CMP工艺于第二介电层，实质地停止于CMP终止层，以及实施过度研磨以显露出虚置栅极结构。本发明可改善栅极最终工艺中的化学机械研磨工艺的工艺窗口，可用于未来与先进的技术，可助于控制基底的具有不同图案密度的各区域中装置的栅极高度。