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公开(公告)号：CN102064096B
公开(公告)日：2012-07-25
申请号：CN201010572032.0
申请日：2010-12-03
Applicant: 北京大学
IPC: H01L21/033
CPC classification number: H01L21/3086 , B82Y30/00 , B82Y40/00 , H01L28/20
Abstract: 本发明提供一种细线条的制备方法，属于超大规模集成电路制造技术领域。本发明采用了3次Trimming掩膜工艺，有效地改善了线条形貌，大大减小了LER(线边缘粗糙度)；同时与侧墙工艺相结合，成功制备出纳米级细线条并能够精确控制到20纳米，从而在衬底材料上制备出优化LER纳米级的线条。
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公开(公告)号：CN102509698A
公开(公告)日：2012-06-20
申请号：CN201110375066.5
申请日：2011-11-23
Applicant: 北京大学
IPC: H01L21/02 , H01L21/306
CPC classification number: H01L21/033
Abstract: 本发明公开了一种利用trimming工艺及掩膜阻挡氧化相结合来制备超细线条的方法，该方法利用timming掩膜尺寸，同时利用掩膜来阻挡氧化相结合的方法来得到超细线条。采用此方法制备出的悬空超细线条直径可由淀积氧化硅的厚度、trimming后氧化硅线条的尺寸、湿法氧化的时间及温度来精确地控制在20nm以下，且湿法氧化速度很快，所以对普通光学光刻所产生的线条尺寸更快的缩小。同时利用此方法制备超细线条，成本低，可行性高。
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公开(公告)号：CN102381718A
公开(公告)日：2012-03-21
申请号：CN201010269030.4
申请日：2010-09-01
Applicant: 北京大学
CPC classification number: C23C22/34 , C23C22/73 , H01L21/02052 , H01L21/02057 , H01L21/28255 , H01L21/28512 , H01L21/28518 , H01L21/306 , H01L23/291 , H01L23/3171 , H01L29/16 , H01L29/45 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种用氟化铵溶液作为钝化剂对锗基器件进行表面预处理的方法，属于超大规模集成电路(ULSI)工艺制造技术领域。本发明使用氟化铵水溶液对锗基器件进行表面预处理，可以减小界面态并且能够有效抑制自然氧化层的再次生成和锗基衬底材料的外扩散现象，还可以提高金属锗化物的热稳定性。本发明简单有效地改善了锗基器件的界面特性，有利于提升锗基晶体管的性能，在不增加工艺复杂性的情况下对锗基器件进行表面钝化预处理，非常有利于工艺的集成。
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公开(公告)号：CN101789374B
公开(公告)日：2011-07-27
申请号：CN201010100174.7
申请日：2010-01-22
Applicant: 北京大学
IPC: H01L21/329 , H01L21/3105
Abstract: 本发明公开了一种自对准制备平面碰撞电离场效应晶体管(IMOS)的方法，降低了制备平面IMOS对光刻工艺的要求。该方法中，IMOS的源漏区、沟道区与碰撞电离区是由一次光刻定义出来的，不存在对准偏差的影响，通过在后续工艺中选择性湿法腐蚀源区、漏区和碰撞电离区上方的介质膜，可以依次自对准的将它们制备出来，由此消除了传统制备IMOS工艺中多次光刻之间对准偏差的影响，有利于制备出特性稳定可靠的平面IMOS器件。
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公开(公告)号：CN102082096A
公开(公告)日：2011-06-01
申请号：CN201010506130.4
申请日：2010-10-09
Applicant: 北京大学
IPC: H01L21/336 , B82Y40/00 , B82Y10/00
Abstract: 本发明公开了一种Ge或SiGe纳米线场效应晶体管的制备方法，首先在衬底上的隔离层上形成多晶硅栅；然后形成高K材料的栅介质层；再在栅介质层上淀积SiGe薄膜；对SiGe薄膜进行源漏掺杂后光刻定义出源漏区图形，并各向异性干法刻蚀SiGe薄膜，在多晶硅栅两侧形成SiGe侧墙，同时在栅长方向上SiGe侧墙的两头分别形成源区和漏区；最后对SiGe侧墙进行氧化，去掉表面形成的氧化层，得到Ge纳米线或高Ge含量的SiGe纳米线。该方法基于侧墙工艺和Ge聚集技术，在不采用先进光刻设备的条件下制备出Ge或SiGe纳米线场效应晶体管，制备成本低，而且与CMOS工艺完全兼容。
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Patent Agency Ranking
公开(公告)号：CN120033072A
公开(公告)日：2025-05-23
申请号：CN202510174887.4
申请日：2025-02-18
Applicant: 北京超弦存储器研究院 , 北京大学
Abstract: 本发明提供了一种介电材料的掺杂改性方法，属于介电材料的改性技术领域。本发明在金属电极和铪基薄膜的界面体系中，在铪基薄膜下对其界面进行电负性较弱的金属元素掺杂改性。本发明以TiN为金属层形成金属电极，以HZO为半导体层，在其接触界面淀积一层掺杂元素层，通过ALD方法在金属电极上沉积电负性较弱的金属Ca作为掺杂元素层，在掺杂元素层上沉积HZO半导体层，并通过快速热退火处理使掺杂元素层与界面充分反应，最后采用溅射沉积方法在半导体层上沉积TiN金属层形成顶电极，从而实现界面掺杂改性。本发明在保持TiN/HZO界面体系在小尺寸下的优势的同时，通过界面掺杂进一步提升肖特基势垒，降低漏电流，从而改善器件整体性能。
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公开(公告)号：CN119997595A
公开(公告)日：2025-05-13
申请号：CN202510124534.3
申请日：2025-01-26
Applicant: 北京大学 , 北京知识产权运营管理有限公司
Abstract: 本申请提供一种半导体结构的制备方法、半导体结构、器件及设备。制备方法包括：在衬底的第一区域上形成第一极结构，并在衬底的第二区域上形成倒装堆叠晶体管中的第一晶体管；倒片并去除衬底；在第一区域上形成第二极结构，并在第二区域上形成倒装堆叠晶体管中的第二晶体管，第二极结构的离子掺杂类型与第一极结构的离子掺杂类型不同；其中，在第一极结构或第二极结构为基极结构的情况下，在基极结构的第三区域通过离子掺杂形成发射极结构，发射极结构的离子掺杂类型与基极结构的离子掺杂类型不同。通过制备与倒装堆叠晶体管工艺兼容的穿通双极结型晶体管，节省工艺步骤，增强半导体器件电路设计的灵活性。
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公开(公告)号：CN117855144B
公开(公告)日：2025-03-25
申请号：CN202311694452.X
申请日：2023-12-11
Applicant: 北京大学
IPC: H10D84/03 , H01L23/538 , H10D84/83 , H10D64/27
Abstract: 本申请提供一种半导体结构的源漏互连方法、半导体结构、器件及设备，该方法包括：在半导体衬底上形成有源结构；基于第一有源结构，形成第一半导体结构；基于第二有源结构，形成第二半导体结构；对第一半导体结构的第一栅极结构和第二半导体结构的第二栅极结构进行栅极切断工艺，以形成栅极切断结构；基于自对准至栅极切断结构的光刻区域，对第一半导体结构的第一层间介质层和第二半导体结构的第二层间介质层进行光刻，以形成第一深槽；在第一深槽中沉积金属，以形成互连通孔结构，互连通孔结构连接第一半导体结构中的第一源漏金属和第二半导体结构中的第二源漏金属。通过本申请，可以实现源漏互连时的自对准。
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公开(公告)号：CN118280925B
公开(公告)日：2025-03-18
申请号：CN202410434413.4
申请日：2024-04-11
Applicant: 北京大学 , 北京知识产权运营管理有限公司
Abstract: 本申请提供一种半导体器件的制备方法、半导体器件及电子设备，该半导体器件的制备方法包括：在衬底上形成有源结构；形成第一半导体结构；将第一半导体结构与第一载片晶圆键合并翻转；去除衬底，暴露第二有源结构；形成第二半导体结构；将第二半导体结构与第二载片晶圆键合并翻转；去除第一载片晶圆，暴露第一半导体结构；在第一半导体结构中，形成第一栅极结构；在第一源漏结构上形成第一源漏金属；在第一晶体管上形成第一金属互连结构；将第一金属互连结构与第三载片晶圆键合并翻转；去除第二载片晶圆，以暴露第二半导体结构；形成第二金属互连结构。该方法避免了在形成第二源漏结构时的较高工艺温度影响第一栅极结构和第一金属互连结构。
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公开(公告)号：CN119403125A
公开(公告)日：2025-02-07
申请号：CN202411522195.6
申请日：2024-10-29
Applicant: 北京大学
IPC: H10B12/00
Abstract: 本申请提供一种存储器的制备方法、存储器、器件及设备，方法包括：在衬底上沿第一方向依次堆叠形成第一材料层和第二材料层，第一材料层的掺杂浓度和第二材料层的掺杂浓度不同；在WL区域刻蚀第一材料层和第二材料层，以形成半导体结构和BL结构；在WL区域内的BL结构的两侧沉积绝缘介质，以形成介质层；倒片并去除衬底，以暴露半导体结构；在BL区域内刻蚀半导体结构，以形成有源结构；基于有源结构，形成存储器，BL结构作为存储器中的晶体管的源漏结构。本申请通过在WL区域内的BL结构的两侧形成介质层，可以降低BL结构的寄生电容，有利于器件性能的优化。
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