公开(公告)号：CN104299991B

公开(公告)日：2017-11-24

申请号：CN201310733934.1

申请日：2013-12-26

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  中村和敏

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/08

CPC classification number: H01L29/7395 ,  H01L29/0834 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/7831

Abstract: 一种半导体装置，使关断时的开关损失降低。该半导体装置包括第1导电型的第1半导体区域、设在第1半导体区域之上的第2导电型的第2半导体区域、设在第2半导体区域之上的第1导电型的第3半导体区域、控制电极、绝缘膜、第1电极、第2电极及第2导电型的第4半导体区域。控制电极控制第1半导体区域与第3半导体区域之间的导通。绝缘膜设在控制电极与第2半导体区域之间。第1电极与第2半导体区域及第3半导体区域电连接。第4半导体区域设在第2电极与第1半导体区域之间，具有有第1杂质浓度、作为与第2电极的接触面积而有第1接触面积的第1部分；和有比第1杂质浓度高的第2杂质浓度、有比第1接触面积小的第2接触面积的第2部分。

公开(公告)号：CN104425582B

公开(公告)日：2017-09-29

申请号：CN201410061644.1

申请日：2014-02-24

Applicant: 株式会社东芝

Inventor： 三须伸一郎 ,  中村和敏

IPC: H01L29/739 ,  H01L29/08 ,  H01L29/10

CPC classification number: H01L29/1095 ,  H01L29/7397

Abstract: 一种半导体装置，具备第1导电型的第1基底层。第2导电型的第2基底层设在第1基底层上。第1导电型的第1半导体层设在第2基底层的与上述第1基底层相反的一侧。第2导电型的第2半导体层设在第1基底层的与第2基底层相反的一侧。多个第1电极隔着第1绝缘膜设在第1半导体层及第2基底层中。第2电极在相邻的第1电极之间、隔着第2绝缘膜设在第1半导体层及第2半导体层中。第2电极侧的第1基底层的电阻比栅极电极侧的第1基底层的电阻低。

公开(公告)号：CN104916672A

公开(公告)日：2015-09-16

申请号：CN201410448492.0

申请日：2014-09-04

Applicant: 株式会社东芝

Inventor： 末代知子 ,  小仓常雄 ,  中村和敏 ,  下条亮平

IPC: H01L29/739 ,  H01L21/331

CPC classification number: H01L29/7397 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/6634 ,  H01L29/66348 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7396 ,  H01L29/7813

Abstract: 本发明提供一种可靠性高的半导体装置及其制造方法。实施方式的半导体装置包括：第一电极；第二电极，其包含向第一电极侧延伸的部分；第一导电型的第一半导体层，其设置在第一电极与第二电极之间；第二导电型的第一半导体区域，其设置在第一半导体层与第二电极之间；第一导电型的第二半导体区域，其设置在第一半导体区域与第二电极之间，与所述部分接触；第三电极，其位于第一电极与所述部分之间，隔着第一绝缘膜设置在第一半导体层、第一半导体区域以及第二半导体区域，且连接在所述部分；第四电极，其隔着第二绝缘膜设置在第一半导体层、第一半导体区域以及第二半导体区域；以及第二导电型的第三半导体区域，其设置在第一半导体区域与第二半导体区域之间。

公开(公告)号：CN103296073A

公开(公告)日：2013-09-11

申请号：CN201210505182.9

申请日：2012-11-30

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  中村和敏

IPC: H01L29/739 ,  H01L29/06

CPC classification number: H01L29/7395 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/7397

Abstract: 本发明提供一种短路耐受量高、栅极驱动电路的损失少的低导通电阻的绝缘栅型双极晶体管IGBT。实施方式的IGBT具备：有选择地形成于第一槽（3a）与第二槽（3b）之间的第一半导体层（2）的第一表面的、在第一槽（3a）的侧壁露出的第一基极层（7a）和在第二槽（3b）的侧壁露出的第二基极层（7b）。第一发射极层（8a）有选择地形成于第一基极层（7a）的表面，并在第一槽（3a）的侧壁露出。第二发射极层（8b）有选择地形成于第二基极层（7b）的表面，并在第二槽（3b）的侧壁露出。第一栅电极（5a）隔着第一栅极绝缘膜（4a）设置于第一槽（3a）内。第二栅电极（5b）隔着第二栅极绝缘膜（4b）设置于第二槽内。

公开(公告)号：CN1523677A

公开(公告)日：2004-08-25

申请号：CN200410005581.4

申请日：2004-02-18

Applicant: 株式会社东芝

Inventor： 中村和敏 ,  末代知子 ,  川口雄介 ,  中川明夫

IPC: H01L29/78 ,  H01L27/04

CPC classification number: H01L29/7835 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/7801

Abstract: 本发明提供一种降低了无效电流并且抑制了基板电流的半导体装置。半导体装置包括：具有主表面的硅基板(110)，硅基板(110)的主表面上设置的P型半导体层(130)，半导体层(130)与硅基板(110)之间设置的P型埋入层(140)，设置在硅基板(110)的周围、从半导体层(130)的表面到达埋入层(140)的P型第1连接区域(160)，半导体层(130)的表面设置的开关元件(10)，设置在比开关元件(10)更靠近连接区域(160)的半导体层(130)的表面上、耐压比开关元件(10)低的低耐压元件(20)。

公开(公告)号：CN104425582A

公开(公告)日：2015-03-18

申请号：CN201410061644.1

申请日：2014-02-24

Applicant: 株式会社东芝

Inventor： 三须伸一郎 ,  中村和敏

IPC: H01L29/739 ,  H01L29/08 ,  H01L29/10

CPC classification number: H01L29/1095 ,  H01L29/7397

Abstract: 一种半导体装置，具备第1导电型的第1基底层。第2导电型的第2基底层设在第1基底层上。第1导电型的第1半导体层设在第2基底层的与上述第1基底层相反的一侧。第2导电型的第2半导体层设在第1基底层的与第2基底层相反的一侧。多个第1电极隔着第1绝缘膜设在第1半导体层及第2基底层中。第2电极在相邻的第1电极之间、隔着第2绝缘膜设在第1半导体层及第2半导体层中。第2电极侧的第1基底层的电阻比栅极电极侧的第1基底层的电阻低。

公开(公告)号：CN104425581A

公开(公告)日：2015-03-18

申请号：CN201410061291.5

申请日：2014-02-24

Applicant: 株式会社东芝

Inventor： 原琢磨 ,  中村和敏 ,  小仓常雄

IPC: H01L29/739 ,  H01L29/06

CPC classification number: H01L29/7395 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/7397

Abstract: 一种半导体装置，具备具有第1面和对置于上述第1面的第2面的第1导电型的第1半导体层、和形成在上述第1半导体层的上述第1面上的第2导电型的第2半导体层。进而，上述装置具备形成于上述第1及第2半导体层上且在与上述第1面平行的第1方向上延伸的多个控制电极、和在上述第2半导体层的与上述第1半导体层相反的一侧沿着上述第1方向交替地形成的多个上述第1导电型的第3半导体层及多个上述第2导电型的第4半导体层。进而，上述装置具备在上述第2半导体层的上述第1半导体层侧、或被上述第2半导体层包围的位置上形成的多个上述第1导电型的第5半导体层；上述第5半导体层沿着上述第1方向相互离开而配置。

公开(公告)号：CN104299991A

公开(公告)日：2015-01-21

申请号：CN201310733934.1

申请日：2013-12-26

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  中村和敏

IPC: H01L29/739 ,  H01L29/06 ,  H01L29/08

CPC classification number: H01L29/7395 ,  H01L29/0834 ,  H01L29/66348 ,  H01L29/7397 ,  H01L29/7831

Abstract: 一种半导体装置，使关断时的开关损失降低。该半导体装置包括第1导电型的第1半导体区域、设在第1半导体区域之上的第2导电型的第2半导体区域、设在第2半导体区域之上的第1导电型的第3半导体区域、控制电极、绝缘膜、第1电极、第2电极及第2导电型的第4半导体区域。控制电极控制第1半导体区域与第3半导体区域之间的导通。绝缘膜设在控制电极与第2半导体区域之间。第1电极与第2半导体区域及第3半导体区域电连接。第4半导体区域设在第2电极与第1半导体区域之间，具有有第1杂质浓度、作为与第2电极的接触面积而有第1接触面积的第1部分；和有比第1杂质浓度高的第2杂质浓度、有比第1接触面积小的第2接触面积的第2部分。

公开(公告)号：CN100514670C

公开(公告)日：2009-07-15

申请号：CN200410101189.X

申请日：2004-12-20

Applicant: 株式会社东芝

Inventor： 中村和敏 ,  安原纪夫 ,  末代知子 ,  松下宪一 ,  中川明夫

IPC: H01L29/00 ,  H01L29/78 ,  H02M3/00

CPC classification number: H02M3/158 ,  H01L27/0922 ,  H01L29/41758 ,  H01L29/41775 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/7813 ,  H01L29/7835 ,  H01L2924/0002 ,  H02M1/08 ,  H02M7/003 ,  H01L2924/00

Abstract: 本发明提供一种包含功率MOSFET和驱动该晶体管的驱动电路的、适用于高速转换的非绝缘型DC-DC转换器。半导体装置具备高端开关元件、驱动电路和低端开关元件。所述高端开关元件形成于第1半导体基底上，向电流通路的一端提供输入电压，所述电流通路的另一端连接于电感上。所述驱动电路形成于形成所述高端开关元件的所述第1半导体基底上，驱动所述高端开关元件。所述低端开关元件形成于与所述第1半导体基底不同的第2半导体基底上，在漏极上连接电感，向源极提供基准电位。

公开(公告)号：CN1324716C

公开(公告)日：2007-07-04

申请号：CN200410005581.4

申请日：2004-02-18

Applicant: 株式会社东芝

Inventor： 中村和敏 ,  末代知子 ,  川口雄介 ,  中川明夫

IPC: H01L29/78 ,  H01L27/04

CPC classification number: H01L29/7835 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/7801

Abstract: 本发明提供一种降低了无效电流并且抑制了基板电流的半导体装置。半导体装置包括：具有主表面的硅基板(110)，硅基板(110)的主表面上设置的P型半导体层(130)，半导体层(130)与硅基板(110)之间设置的P型埋入层(140)，设置在硅基板(110)的周围、从半导体层(130)的表面到达埋入层(140)的P型第1连接区域(160)，半导体层(130)的表面设置的开关元件(10)，设置在比开关元件(10)更靠近连接区域(160)的半导体层(130)的表面上、耐压比开关元件(10)低的低耐压元件(20)。