公开(公告)号：CN103681797A

公开(公告)日：2014-03-26

申请号：CN201310073821.3

申请日：2013-03-08

Applicant: 株式会社东芝

Inventor： 泉泽优 ,  小野昇太郎 ,  大田浩史 ,  山下浩明

IPC: H01L29/40 ,  H01L29/06 ,  H01L29/10 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/407 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/402 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/7811

Abstract: 本发明提供一种半导体装置及其制造方法。半导体装置具有形成半导体元件的元件区域以及包围元件区域的终端区域。半导体装置具有半导体基板、沟道、绝缘层以及场板导电层。沟道在终端区域中以包围元件区域的方式形成于半导体基板。场板导电层隔着绝缘层形成于沟道。

公开(公告)号：CN103489864A

公开(公告)日：2014-01-01

申请号：CN201210436214.4

申请日：2012-11-05

Applicant: 株式会社东芝

Inventor： 山下浩明 ,  泉沢优 ,  小野升太郎 ,  大田浩史

IPC: H01L27/088 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0696 ,  H01L29/0856 ,  H01L29/086 ,  H01L29/0878 ,  H01L29/1033 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/42376 ,  H01L29/66333 ,  H01L29/66348 ,  H01L29/66734 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/7802

Abstract: 本发明提供开关动作时的电流的时间变化小的功率用半导体装置。实施方式所涉及的功率用半导体装置具备：第一导电型的第一半导体层；第二导电型的第二半导体层，设置在上述第一半导体层之上；第一导电型的第三半导体层，设置在上述第二半导体层之上；栅电极；以及栅绝缘膜，设置在上述栅电极与上述第一半导体层、上述第二半导体层、上述第三半导体层之间。通过上述第一半导体层、上述第二半导体层、上述第三半导体层、上述栅电极以及上述栅绝缘膜，形成场效应型晶体管，第一区域中的上述晶体管的阈值比第二区域中的上述晶体管的阈值高。

公开(公告)号：CN118676085A

公开(公告)日：2024-09-20

申请号：CN202310809833.1

申请日：2023-07-04

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小野升太郎 ,  一条尚生 ,  山下浩明

IPC: H01L23/48 ,  H01L23/488 ,  H01L23/31 ,  H01L23/29

Abstract: 本发明的实施方式涉及半导体装置。本发明的实施方式具备：裸片焊盘，具有上表面；半导体芯片，设置在上表面之上，具有元件区域和包围元件区域的末端区域，且具有矩形形状；第1电极，设置在半导体芯片之上；第2电极，设置在半导体芯片之上；第1连接器，设置在末端区域之上，具有在从上观察时覆盖矩形形状的4边的各边的部分，且与第1电极电连接；以及密封树脂，将半导体芯片及第1连接器的周围密封。

公开(公告)号：CN105321946B

公开(公告)日：2019-05-03

申请号：CN201510098177.4

申请日：2015-03-05

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  浦秀幸 ,  志村昌洋 ,  山下浩明

IPC: H01L27/105 ,  H01L29/36 ,  H01L29/423

Abstract: 实施方式的半导体装置包括第一半导体区域、多个第二半导体区域、多个第三半导体区域、多个第四半导体区域、第五半导体区域、以及栅极电极。第二半导体区域具有比第一半导体区域的第一导电型的杂质浓度高的第一导电型的杂质浓度。第三半导体区域包含第一部分、以及第二部分。第一部分设置在相邻的第二半导体区域之间。第一部分的第二导电型的杂质量比相邻的第二半导体区域所含有的第一导电型的杂质量大。第二部分设置在第一半导体区域中。第二部分的第二导电型的杂质量比相邻的第一半导体区域所含有的第一导电型的杂质量小。

公开(公告)号：CN109509783A

公开(公告)日：2019-03-22

申请号：CN201810181613.8

申请日：2018-03-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小野升太郎 ,  大田浩史 ,  一条尚生 ,  山下浩明

IPC: H01L29/06 ,  H01L29/78

Abstract: 本发明提供一种能够抑制开关动作时的噪声的半导体装置。该半导体装置具备：具有第1面与第2面的半导体层、半导体层之中的第1导电型的第1半导体区域、第1半导体区域与第1面之间的第2导电型的多个第2半导体区域、设于第1半导体区域与第1面之间并设于多个第2半导体区域之间的第1导电型的多个第3半导体区域、设于第2半导体区域与第1面之间且第2导电型杂质浓度高于第2半导体区域的第4半导体区域、第4半导体区域与第1面之间的第1导电型的第5半导体区域、设于第2半导体区域与第4半导体区域之间且每单位深度的电阻比第2半导体区域的每单位深度的电阻高的第6半导体区域、栅极电极、及第4半导体区域与栅极电极之间的栅极绝缘膜。

公开(公告)号：CN105932059A

公开(公告)日：2016-09-07

申请号：CN201510553381.0

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 山下浩明 ,  小野升太郎 ,  浦秀幸 ,  志村昌洋

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/0696 ,  H01L29/0634 ,  H01L29/0688 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7802 ,  H01L29/7827

Abstract: 实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第2导电型的第3半导体区域、第2导电型的第4半导体区域、第1导电型的第5半导体区域及栅极电极。第1半导体区域沿第1方向延伸。第1半导体区域在与第1方向正交的第2方向设置有多个。第1半导体区域与第2半导体区域在第2方向交替地设置。第3半导体区域设置于第2半导体区域上。第3半导体区域的第2导电型的杂质浓度高于第2半导体区域的第2导电型的杂质浓度。栅极电极沿与包含第1方向及第2方向的面平行且与第1方向交叉的第3方向延伸。

公开(公告)号：CN102694029B

公开(公告)日：2016-02-03

申请号：CN201210061291.6

申请日：2012-03-09

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  仲敏行 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7811 ,  H01L21/266 ,  H01L29/0619 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/41741 ,  H01L29/66712

Abstract: 实施方式的半导体元件，具备：在第1半导体层之上，沿着与第1半导体层的主面平行的方向，分别周期性地排列了第2半导体层和第3半导体层的周期的排列构造；设置在第3半导体层之上的第4半导体层；选择性地设置在第4半导体层的表面的第5半导体层；控制电极；设置在周期的排列构造的外侧的第1半导体层之上、且杂质浓度低于周期的排列构造所含的杂质浓度的第6半导体层；与第1半导体层电连接的第1主电极；与第4半导体层和第5半导体层连接的第2主电极。从与第1半导体层的主面垂直的方向看，第2半导体层和第3半导体层分别呈点状地配置，周期的排列构造的最外周的周期构造不同于最外周以外的周期的排列构造的周期构造。

公开(公告)号：CN103515438A

公开(公告)日：2014-01-15

申请号：CN201210461390.3

申请日：2012-11-16

Applicant: 株式会社东芝

Inventor： 小野昇太郎 ,  泉沢优 ,  大田浩史 ,  山下浩明

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/40

CPC classification number: H01L23/552 ,  H01L23/58 ,  H01L23/60 ,  H01L29/0634 ,  H01L29/0684 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/405 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明提供一种提高可靠性的半导体装置。半导体装置具备：第1半导体区域；第2半导体区域；设置于第2半导体区域，在相对第1半导体区域和第2半导体区域的叠层方向大致正交的第1方向并排设置的多个第3半导体区域；设置在元件区域的多个第3半导体区域上的第4半导体区域；设置在第4半导体区域上的第5半导体区域；隔着第1绝缘膜与第2半导体区域、第4半导体区域及第5半导体区域相接的第1电极；与第4半导体区域及第5半导体区域电连接的第2电极；与第1半导体区域电连接的第3电极；在接合终端区域的多个第3半导体区域及第2半导体区域上并排设置在第1方向的多个第4电极；与第3电极电连接，设置在多个第4电极的至少1个上的第5电极。

公开(公告)号：CN103325827A

公开(公告)日：2013-09-25

申请号：CN201210313334.5

申请日：2012-08-29

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  斋藤涉 ,  仲敏行 ,  谷内俊治 ,  山下浩明

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/06

CPC classification number: H01L29/7827 ,  H01L21/02697 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/7802 ,  H01L29/7813

Abstract: 提供能够减少导通电阻且保持高耐压的半导体装置。半导体装置具备：半导体基板；和多个栅电极，包括在与半导体基板平行的面内沿第一方向延伸的部分。半导体基板具有：第一导电型的第一半导体层；第二半导体层，设置在第一半导体层上，包括在与半导体基板平行的面内沿着相对于第一方向和与第一方向正交的第二方向交叉的第三方向延伸、并且相互邻接地交替配置的多个第一导电型的第一柱及第二导电型的第二柱；第二导电型的第三半导体层，设置在第二半导体层上的包含栅电极的正下方区域间的区域，从上方观察时其边缘位于栅电极正下方区域；和第一导电型的第四半导体层，设置在第三半导体层的正上方区域内，从上方观察时其边缘位于栅电极正下方区域。

公开(公告)号：CN102403315A

公开(公告)日：2012-04-04

申请号：CN201110066839.1

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 斋藤涉 ,  小野升太郎 ,  谷内俊治 ,  渡边美穗 ,  山下浩明

IPC: H01L27/04

CPC classification number: H01L29/7839 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0878 ,  H01L29/402 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7806 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明提供一种降低场效应型晶体管部的通态电阻并且抑制了肖特基势垒二极管部的漏泄电流的半导体装置。具备：第一导电型的第一半导体层；第二导电型的第二半导体层，设置在第一半导体层的上方；第一导电型的第三半导体层，设置在第二半导体层的上方；填充电极，隔着第一绝缘膜设置在第一沟槽内；控制电极，在第一沟槽内隔着第二绝缘膜设置在填充电极的上方；第二导电型的第四半导体层，连接于第二沟槽的下端，选择性地设置在第一半导体层内；第一主电极，与第一半导体层电连接；以及第二主电极，设置在第二沟槽内，与第二半导体层、第三半导体层、第四半导体层连接。填充电极与第二主电极或控制电极电连接，在第二沟槽的侧壁形成有由第二主电极和第一半导体层构成的肖特基结。