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公开(公告)号：CN102694009A
公开(公告)日：2012-09-26
申请号：CN201110255941.6
申请日：2011-08-31
Applicant: 株式会社东芝
IPC: H01L29/06 , H01L29/40 , H01L29/423 , H01L29/78 , H01L29/739 , H01L29/861 , H01L21/336
CPC classification number: H01L29/7813 , H01L29/0619 , H01L29/0856 , H01L29/0865 , H01L29/1095 , H01L29/167 , H01L29/407 , H01L29/4236 , H01L29/42368 , H01L29/42376 , H01L29/66734 , H01L29/7397 , H01L29/861 , H01L29/8725
Abstract: 本发明涉及半导体器件及其制造方法。本发明的半导体器件具备第1半导体层、多个基区、源区、在沟槽内隔着栅绝缘膜设置的栅电极、在沟槽内于栅电极之下隔着场板绝缘膜设置的场板电极、第1主电极、及第2主电极。场板绝缘膜的一部分的厚度比栅绝缘膜的厚度厚，设置于一对沟槽内的场板绝缘膜的一部分彼此之间的第1半导体层的宽度比设置于一对沟槽内的栅绝缘膜彼此之间的基区的宽度窄，在第1半导体层和场板绝缘膜的一部分之间的界面的正上方未形成源区。
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公开(公告)号：CN105280724B
公开(公告)日：2018-06-12
申请号：CN201410577594.2
申请日：2014-10-24
Applicant: 株式会社东芝
IPC: H01L29/872 , H01L29/06
CPC classification number: H01L29/872 , H01L23/482 , H01L23/4824 , H01L23/4827 , H01L24/05 , H01L24/48 , H01L24/49 , H01L29/0619 , H01L29/1608 , H01L2224/04042 , H01L2224/4813 , H01L2224/4846 , H01L2224/4847 , H01L2224/491 , H01L2924/00014 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: 本发明的实施方式提供一种抑制阳极电极与二极管的密接力下降、抑制二极管的浪涌耐受量下降的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；第1导电型的第1半导体区域，设在上述第1电极与上述第2电极之间，与上述第1电极接触；第2导电型的第2半导体区域，有选择地设在上述第1半导体区域与上述第2电极之间；接触区域，设在上述第2半导体区域与上述第2电极之间，与上述第2半导体区域及上述第2电极接触；多个第2导电型的第3半导体区域，设在上述第2电极与上述第1半导体区域之间，与上述第2电极接触；以及配线，与上述第2电极接触，与上述第2电极的接合部分位于上述第3半导体区域的上方，不位于上述接触区域的上方。
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公开(公告)号：CN107845683A
公开(公告)日：2018-03-27
申请号：CN201710120963.9
申请日：2017-03-02
Applicant: 株式会社东芝
Abstract: 本发明的实施方式提供一种能够使可靠性提高的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；栅电极；第1导电型的第1碳化硅区域，设于第1电极与第2电极之间；第1导电型的第2碳化硅区域，设于第1电极与第1碳化硅区域之间，且第1导电型杂质的杂质浓度高于第1碳化硅区域；第2导电型的第3碳化硅区域，设于第1电极与第2碳化硅区域之间；第1导电型的第4碳化硅区域，设于第1电极与第3碳化硅区域之间；第1导电型的第5碳化硅区域，设于栅电极与第2碳化硅区域之间；第1导电型的第6碳化硅区域，设于第1电极与第2碳化硅区域之间，并与第1电极接触；以及栅绝缘层，设于栅电极与第3碳化硅区域以及第5碳化硅区域之间。
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公开(公告)号：CN103022094B
公开(公告)日：2016-02-24
申请号：CN201210070748.X
申请日：2012-03-16
Applicant: 株式会社东芝
IPC: H01L29/40 , H01L29/78 , H01L21/28 , H01L21/336
CPC classification number: H01L29/7813 , H01L21/2255 , H01L21/26586 , H01L29/0696 , H01L29/0856 , H01L29/1095 , H01L29/407 , H01L29/42368 , H01L29/42376 , H01L29/66734 , H01L29/861
Abstract: 一种半导体器件，具备第1导电型的半导体层；设置在所述半导体层上的第2导电型的基底区域；设置在所述基底区域上的第2导电型的第1接触区域；栅极电极，隔着栅极绝缘膜，设置在贯通所述第1接触区域和所述基底区域并到达所述半导体层的沟槽内；层间绝缘膜，设置在所述沟槽内、所述栅极电极之上，包含第1导电型的杂质元素；第1导电型的源极区域，设置在所述层间绝缘膜与所述第1接触区域之间，与所述层间绝缘膜的侧面相接，延伸到所述基底区域的内部；与所述半导体层电连接的第1主电极；和第2主电极，设置在所述层间绝缘膜上，连接于所述源极区域和所述第1接触区域。
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公开(公告)号：CN104347685A
公开(公告)日：2015-02-11
申请号：CN201310598619.2
申请日：2013-11-25
Applicant: 株式会社东芝
IPC: H01L29/41
CPC classification number: H01L29/872 , H01L24/05 , H01L24/45 , H01L24/48 , H01L24/49 , H01L29/06 , H01L29/0692 , H01L29/16 , H01L29/1608 , H01L29/417 , H01L29/8611 , H01L2224/04042 , H01L2224/05624 , H01L2224/05644 , H01L2224/05655 , H01L2224/05666 , H01L2224/05684 , H01L2224/48463 , H01L2224/48491 , H01L2224/4911 , H01L2924/00014 , H01L2924/12032 , H01L2924/12036 , H01L2924/351 , H01L2924/00 , H01L2224/45099 , H01L2224/43
Abstract: 本发明提高半导体装置的耐性。实施方式的半导体装置包括：第一电极；第二电极；第一导电类型的多个第一半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，在相对从所述第一电极朝向所述第二电极的第一方向交叉的第二方向上排列；第一导电类型的第二半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，包围所述多个第一半导体区域，杂质浓度高于所述多个第一半导体区域的杂质浓度；以及第二导电类型的第一半导体层，设置于所述第一电极、与所述第二电极、所述多个第一半导体区域、以及所述第二半导体区域之间，与所述第一电极肖特基连接。
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Patent Agency Ranking
公开(公告)号：CN103022094A
公开(公告)日：2013-04-03
申请号：CN201210070748.X
申请日：2012-03-16
Applicant: 株式会社东芝
IPC: H01L29/40 , H01L29/78 , H01L21/28 , H01L21/336
CPC classification number: H01L29/7813 , H01L21/2255 , H01L21/26586 , H01L29/0696 , H01L29/0856 , H01L29/1095 , H01L29/407 , H01L29/42368 , H01L29/42376 , H01L29/66734 , H01L29/861
Abstract: 一种半导体器件，具备第1导电型的半导体层；设置在所述半导体层上的第2导电型的基底区域；设置在所述基底区域上的第2导电型的第1接触区域；栅极电极，隔着栅极绝缘膜，设置在贯通所述第1接触区域和所述基底区域并到达所述半导体层的沟槽内；层间绝缘膜，设置在所述沟槽内、所述栅极电极之上，包含第1导电型的杂质元素；第1导电型的源极区域，设置在所述层间绝缘膜与所述第1接触区域之间，与所述层间绝缘膜的侧面相接，延伸到所述基底区域的内部；与所述半导体层电连接的第1主电极；和第2主电极，设置在所述层间绝缘膜上，连接于所述源极区域和所述第1接触区域。
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公开(公告)号：CN106531813B
公开(公告)日：2020-05-29
申请号：CN201610130543.4
申请日：2016-03-08
Applicant: 株式会社东芝
IPC: H01L29/872 , H01L29/06
Abstract: 本发明关于能够抑制逆向偏压时的元件破坏的半导体装置，具备：元件区域，是具有第一面与第二面的半导体层的一部分；终端区域，包围元件区域；第一电极，设置在第一面；第二电极，设置在第二面；第一导电型的第一半导体区域，设置在半导体层内且一部分与第一电极相接；第二导电型的第二半导体区域，设置在元件区域内的第一半导体区域与第一电极之间；第二导电型的第三半导体区域，设置在第二半导体区域与第一电极之间，与第一电极电连接，且第二导电型的杂质浓度高于第二半导体区域；及第二导电型的第四半导体区域，设置在终端区域内的第一半导体区域与第一面之间，与第一电极电连接，且与第二面之间的距离大于第二面与第二半导体区域的距离。
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公开(公告)号：CN106531813A
公开(公告)日：2017-03-22
申请号：CN201610130543.4
申请日：2016-03-08
Applicant: 株式会社东芝
IPC: H01L29/872 , H01L29/06
Abstract: 本发明关于能够抑制逆向偏压时的元件破坏的半导体装置，具备：元件区域，是具有第一面与第二面的半导体层的一部分；终端区域，包围元件区域；第一电极，设置在第一面；第二电极，设置在第二面；第一导电型的第一半导体区域，设置在半导体层内且一部分与第一电极相接；第二导电型的第二半导体区域，设置在元件区域内的第一半导体区域与第一电极之间；第二导电型的第三半导体区域，设置在第二半导体区域与第一电极之间，与第一电极电连接，且第二导电型的杂质浓度高于第二半导体区域；及第二导电型的第四半导体区域，设置在终端区域内的第一半导体区域与第一面之间，与第一电极电连接，且与第二面之间的距离大于第二面与第二半导体区域的距离。
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公开(公告)号：CN102694009B
公开(公告)日：2015-11-04
申请号：CN201110255941.6
申请日：2011-08-31
Applicant: 株式会社东芝
IPC: H01L29/06 , H01L29/40 , H01L29/423 , H01L29/78 , H01L29/739 , H01L29/861 , H01L21/336
CPC classification number: H01L29/7813 , H01L29/0619 , H01L29/0856 , H01L29/0865 , H01L29/1095 , H01L29/167 , H01L29/407 , H01L29/4236 , H01L29/42368 , H01L29/42376 , H01L29/66734 , H01L29/7397 , H01L29/861 , H01L29/8725
Abstract: 本发明涉及半导体器件及其制造方法。本发明的半导体器件具备第1半导体层、多个基区、源区、在沟槽内隔着栅绝缘膜设置的栅电极、在沟槽内于栅电极之下隔着场板绝缘膜设置的场板电极、第1主电极、及第2主电极。场板绝缘膜的一部分的厚度比栅绝缘膜的厚度厚，设置于一对沟槽内的场板绝缘膜的一部分彼此之间的第1半导体层的宽度比设置于一对沟槽内的栅绝缘膜彼此之间的基区的宽度窄，在第1半导体层和场板绝缘膜的一部分之间的界面的正上方未形成源区。
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公开(公告)号：CN103325830A
公开(公告)日：2013-09-25
申请号：CN201210320354.5
申请日：2012-08-31
Applicant: 株式会社东芝
CPC classification number: H01L29/7801 , H01L29/0623 , H01L29/0634 , H01L29/0878 , H01L29/407 , H01L29/4175 , H01L29/42368 , H01L29/42376 , H01L29/66704 , H01L29/66734 , H01L29/66787 , H01L29/7813 , H01L29/7825 , H01L29/872
Abstract: 本发明涉及一种半导体装置。实施方式的半导体装置具有漏极区、源极区、基极区、漂移区、栅极区、栅极绝缘膜、电场缓和部、漏电极和源电极。漏极区具有第一部分和第二部分，该第二部分具有在第一方向上延伸的面。源极区在第二方向上延伸并与漏极层分离设置。基极区设在漏极区与源极区之间。漂移区与源极区相接地设在漏极区与基极区之间。栅电极在第一方向以及第三方向上延伸，在第三方向上贯通基极区。栅极绝缘膜设在源极区、基极区和漂移区这三个区与栅电极之间。电场缓和部设在栅极绝缘膜与漏极区之间。漏电极连接于漏极区。源电极连接于源极区。
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