公开(公告)号：CN1199286C

公开(公告)日：2005-04-27

申请号：CN01132928.9

申请日：2001-09-11

Applicant: 株式会社东芝

Inventor： 中村和敏 ,  川口雄介 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L27/0262 ,  H01L27/0266 ,  H01L29/7436 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 半导体器件具备：有选择地形成在有源层表面的基极层；有选择地形成在基极层表面的源极层；在有源层表面上离开上述基极层有选择地形成的阳极层；形成在用基极层和阳极层夹着的区域表面的漏极层；形成在用基极层和漏极层夹着的区域的表面的电阻层；经过栅绝缘膜形成在用源极层和有源层夹着的区域的上述基极层上的栅电极，在基极层和源极层的表面上形成源电极，在漏极层和阳极层的表面上形成漏电极。

公开(公告)号：CN1449058A

公开(公告)日：2003-10-15

申请号：CN03108615.2

申请日：2003-03-31

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  山口好广 ,  川口雄介 ,  中村和敏 ,  安原纪夫 ,  松下宪一 ,  帆玉信一 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/26586 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/66712 ,  H01L29/7809

Abstract: 本发明提供一种保持低导通阻抗仍能降低栅漏间容量的半导体器件。本发明的功率MOSFET(1)，具有：在n+型低阻抗半导体衬底(10)上形成的n－型高阻抗外延层(50)；在n－型高阻抗外延层(50)的表面部分选择地形成的p型基极层(14)；在p型基极层(14)的表面部分选择地形成的n+型源极层(16)；在n－型高阻抗外延层(50)的表面部分，在p型基极层(14)之间，选择地形成的具有比n－型高阻抗外延层(50)高的杂质浓度的Njfet层(40)；隔着栅极绝缘膜(22)形成的栅电极(24)；及源电极(20)和漏电极(12)；在该功率MOSFET(1)中，将夹着Njfet层(40)的p型基极层(14)被配置成相互接近，以便从这些基极层(14)控制耗尽。

公开(公告)号：CN1412855A

公开(公告)日：2003-04-23

申请号：CN02146830.3

申请日：2002-10-15

Applicant: 株式会社东芝

Inventor： 末代知子 ,  中川明夫

IPC: H01L29/739 ,  H01L29/745

CPC classification number: H01L29/1095 ,  H01L29/7397

Abstract: 本发明的目的是提供一种维持较低开通阻抗且关断时开关损耗较小的绝缘栅型半导体器件。而且，提供一种维持较薄n－型基层而耐压更高的绝缘栅型半导体器件。本发明涉及的绝缘栅型半导体器件，具有第1导电型的第1基层21、在第1基层的表面形成的第2导电型的第2基层14、在第2基层的表面区域选择形成的第1导电型的源层15、在第1基层的表面相反侧的背面形成的第2导电型的漏层31、与第1基层、源层以及第2基层绝缘、在第1基层上形成使源层和第2基层间导电的沟道的栅电极16，为了在关断的存储期间使第1基层的过剩载流子被排出，而降低P杂质量。

公开(公告)号：CN101093856A

公开(公告)日：2007-12-26

申请号：CN200710112194.4

申请日：2004-08-04

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  川口雄介 ,  中川明夫

IPC: H01L29/78 ,  H01L29/38 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/267 ,  H01L29/42368 ,  H01L29/4933

Abstract: 本发明提供能提高开关特性的半导体器件及其制造方法。纵式MOSFET，在漏区(21)上形成基区(22)，在该基区中形成源区(23)。形成沟槽(24)，其从上述源区的表面贯穿该基区，深度至少到达漏区的附近。在沟槽的侧壁和底部形成栅绝缘膜(25)，栅电极(26)的至少一部分形成在沟槽内。上述基区的杂质浓度分布具有源区与基区的界面附近的第1峰值、及在基区与漏区的界面附近且低于上述第1峰值的第2峰值；由上述第1峰值决定阈值电压，由上述第2峰值决定基区的掺杂量。

公开(公告)号：CN100336231C

公开(公告)日：2007-09-05

申请号：CN200410048469.9

申请日：2004-06-10

Applicant: 株式会社东芝

Inventor： 山口好广 ,  中川明夫

IPC: H01L29/861

CPC classification number: H01L29/405 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/404 ,  H01L29/7811 ,  H01L29/8611

Abstract: 本发明提供一种高耐压半导体器件，较宽地确保电阻性场极板的间隙，且实现高耐压特性。将在衬底上的半导体层的表面区域形成的内侧的第一主电极和外侧的第二主电极，用电阻性场极板连接。该电阻性场极板包括：配置成包围第一主电极、且从第一主电极依次靠近第二主电极的多个旋转场极板；以及连接相邻的旋转场极板的连接场极板。在多个旋转场极板所产生的间隙上方，通过层间绝缘膜设置导电性场极板，当向第一及第二主电极间施加电压时，在与电阻性场极板之间形成电容。

公开(公告)号：CN1262016C

公开(公告)日：2006-06-28

申请号：CN01132885.1

申请日：2001-09-12

Applicant: 株式会社东芝

Inventor： 末代知子 ,  服部秀隆 ,  中川明夫

IPC: H01L29/745 ,  H01L29/78

Abstract: 为折衷关断特性和导通特性，在衬底一面上形成N型缓冲层和低注入发射极构造的P型集电极层10。N型漂移层的厚度确保耐压。在衬底另一面上形成P型基极层、N型发射极层以及P型接触层。N型低电阻层降低了结型场效应晶体管效果。发射极电极与N型发射极层以及P型接触层连接，集电极与P型集电极层连接。栅电极被形成在P型基极层表面部分的沟道区域上的栅绝缘膜上。

公开(公告)号：CN1244159C

公开(公告)日：2006-03-01

申请号：CN02146830.3

申请日：2002-10-15

Applicant: 株式会社东芝

Inventor： 末代知子 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/1095 ,  H01L29/7397

Abstract: 本发明的目的是提供一种维持较低开通阻抗且关断时开关损耗较小的绝缘栅型半导体器件。而且，提供一种维持较薄n-型基层而耐压更高的绝缘栅型半导体器件。本发明涉及的绝缘栅型半导体器件，具有第1导电型的第1基层(21)、在第1基层的表面形成的第2导电型的第2基层(14)、在第2基层的表面区域选择形成的第1导电型的源层(15)、在第1基层的表面相反侧的背面形成的第2导电型的漏层(31)、与第1基层、源层以及第2基层绝缘、在第1基层上形成使源层和第2基层间导电的沟道的栅电极(16)，为了在关断的存储期间使第1基层的过剩载流子被排出，而降低P杂质量。

公开(公告)号：CN1574400A

公开(公告)日：2005-02-02

申请号：CN200410048469.9

申请日：2004-06-10

Applicant: 株式会社东芝

Inventor： 山口好广 ,  中川明夫

IPC: H01L29/861

CPC classification number: H01L29/405 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/404 ,  H01L29/7811 ,  H01L29/8611

Abstract: 本发明提供一种高耐压半导体器件，较宽地确保电阻性场极板的间隙，且实现高耐压特性。将在衬底上的半导体层的表面区域形成的内侧的第一主电极和外侧的第二主电极，用电阻性场极板连接。该电阻性场极板包括：配置成包围第一主电极且从第一主电极依次靠近第二主电极的多个旋转场极板；以及连接相邻的旋转场极板的连接场极板。在多个旋转场极板所产生的间隙上方，通过层间绝缘膜设置导电性场极板，当向第一及第二主电极间施加电压时，在与电阻性场极板之间形成电容。

公开(公告)号：CN1540770A

公开(公告)日：2004-10-27

申请号：CN200410035338.7

申请日：2004-04-22

Applicant: 株式会社东芝

Inventor： 小野升太郎 ,  川口雄介 ,  中川明夫

IPC: H01L29/78

CPC classification number: H01L29/7813 ,  H01L29/0847 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/41741 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/4238 ,  H01L29/4933

Abstract: 提供一种导通电阻低、具有高速开关特性的半导体器件。该半导体器件由如下部件构成：n－型外延层12；形成于n－型外延层12上的p型基极区域13；形成于p型基极区域13上的n+型源极区域14；沟道15，从n+型源极区域14的表面横穿该n+型源极区域14和p型基极区域13形成，贯穿n+型源极区域14，其深度比p型基极区域13的最深的底部浅，其底面下不存在p型基极区域13；经栅极绝缘膜17形成于沟道15的相对两侧面上、彼此分隔的栅极电极18；和经绝缘膜19形成于沟道15的两侧面上的栅极电极18间的导电性材料。

公开(公告)号：CN1523677A

公开(公告)日：2004-08-25

申请号：CN200410005581.4

申请日：2004-02-18

Applicant: 株式会社东芝

Inventor： 中村和敏 ,  末代知子 ,  川口雄介 ,  中川明夫

IPC: H01L29/78 ,  H01L27/04

CPC classification number: H01L29/7835 ,  H01L29/0847 ,  H01L29/1083 ,  H01L29/7801

Abstract: 本发明提供一种降低了无效电流并且抑制了基板电流的半导体装置。半导体装置包括：具有主表面的硅基板(110)，硅基板(110)的主表面上设置的P型半导体层(130)，半导体层(130)与硅基板(110)之间设置的P型埋入层(140)，设置在硅基板(110)的周围、从半导体层(130)的表面到达埋入层(140)的P型第1连接区域(160)，半导体层(130)的表面设置的开关元件(10)，设置在比开关元件(10)更靠近连接区域(160)的半导体层(130)的表面上、耐压比开关元件(10)低的低耐压元件(20)。