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公开(公告)号：CN104254920A
公开(公告)日：2014-12-31
申请号：CN201380014333.3
申请日：2013-07-04
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/739
CPC classification number: H01L29/7802 , H01L21/266 , H01L29/0634 , H01L29/0696 , H01L29/0878 , H01L29/0886 , H01L29/1095 , H01L29/36 , H01L29/66348 , H01L29/66712 , H01L29/7395 , H01L29/7827
Abstract: 本发明提供了一种超结MOS型半导体装置，其中，设置在形成MOS栅极结构的第一导电型半导体基板的第一主表面和位于第一主表面的相反侧的第二主表面之间的n-型漂移层是包括n型区域(1)和p型区域(2)，且n型区域(1)和p型区域(2)之间的pn结沿着与基板主表面垂直的方向设置的并列pn层(20)的结构，n型区域(1)和p型区域(2)具有与基板主表面垂直的方向的长度比与基板主表面平行的方向的宽度长的结构，并且n型区域(1)和p型区域(2)沿着与基板主表面平行的方向交替地以接触的方式排列。p型区域(2)的第二主表面侧的下端部(26)由p型低浓度区域的高浓度的下端部和p型低浓度区域的低浓度的下端部沿着与基板主表面平行的方向以预定的节距重复而构成。据此，能够提供改善关断损耗和关断dv/dt之间的权衡关系，并且提高雪崩耐量的超结MOS型半导体装置。
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公开(公告)号：CN103779414A
公开(公告)日：2014-05-07
申请号：CN201310481305.4
申请日：2013-10-15
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/063 , H01L21/26513 , H01L21/266 , H01L29/1045 , H01L29/1095 , H01L29/66333 , H01L29/66712 , H01L29/7395 , H01L29/78 , H01L29/7802 , H01L29/6634
Abstract: 本发明的目的在于提供一种MOS型半导体装置以及半导体装置的制造方法，其能够通过自校准形成p型阱区与n+型源区，并且无需提高栅极阈值电压就能够拥有栅极绝缘膜较厚的高栅极耐量。本发明的一种MOS型半导体装置，其具备MOS结构，而所述MOS结构具有：p-区（5），其围绕n+型源区（4）的四周，且其净掺杂浓度低于p型阱区（3）表面的p型杂质浓度；栅电极（7），其隔着栅极绝缘膜（6）设置在夹于n+型源区（4）与n-层（2）表层之间的p型阱区（3）的表面。据此，本发明能够提供一种MOS型半导体装置，其无需提高栅极阈值电压就能够增加栅极绝缘膜（6）的厚度，并且能够提高栅极绝缘膜（6）的可靠性、降低栅极电容。
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公开(公告)号：CN1391289A
公开(公告)日：2003-01-15
申请号：CN02124332.8
申请日：2002-06-12
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L29/739
CPC classification number: H01L29/7802 , H01L29/0619 , H01L29/0634 , H01L29/0696 , H01L29/0847 , H01L29/402 , H01L29/4238 , H01L2924/0002 , H01L2924/00
Abstract: 本发明揭示一种半导体器件，该器件显示出高击穿电压和低导通电阻，减少导通电压和击穿电压间的折衷关系，以及实现高速开关。按照本发明显示一个击穿电压Vbr的纵向半导体器件，包括一层击穿电压承载层12，它的电阻率ρ(Ωcm)在由下列关系式表示的范围内：－5.43+0.0316Vbr＜ρ＜－8.60+0.0509Vbr。按照本发明的MOS半导体器件，包括n－型表面区14，该表面区14是延伸到该半导体芯片表面的n－型漂移层12的延伸部分，每个n－型表面区14是用由p型阱区13包围的一条条纹形成，及n－型表面区14和包括n+型源区15的p型阱区13之间的表面积比率是0.01至0.2。
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公开(公告)号：CN106057866B
公开(公告)日：2021-11-23
申请号：CN201610121087.7
申请日：2016-03-03
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L21/336
Abstract: 本发明涉及半导体装置及半导体装置的制造方法。在元件活性部10a，设置有将第一n型区域3和第一p型区域4交替重复接合而成的第一并列pn层5。第一并列pn层5的平面布局为条纹状。在耐压结构部10c，设置有将第二n型区域13和第二p型区域14交替重复接合而成的第二并列pn层15。第二并列pn层15的平面布局为朝向与第一并列pn层5的条纹相同的条纹状。在第一并列pn层5、第二并列pn层15间，设置有具有第三并列pn层以及第四并列pn层的中间区域6。中间区域6是使在相互分离而形成的成为第一并列pn层5、第二并列pn层15的各杂质注入区域扩散到该各杂质注入区域之间的没有进行杂质的离子注入的区域而成。
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公开(公告)号：CN106057888A
公开(公告)日：2016-10-26
申请号：CN201610130044.5
申请日：2016-03-08
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L29/739 , H01L29/73 , H01L29/868 , H01L29/872 , H01L29/06 , H01L21/336 , H01L21/331 , H01L21/329
Abstract: 本发明提供一种能够降低导通电阻，并且抑制耐压降低的半导体装置以及半导体装置的制造方法。在元件活性部设置有以条纹状的平面布局配置第一n型区和第一p型区而成的第一并列pn层。在耐压结构部设置有朝向与第一并列pn层的条纹相同的条纹状的平面布局的第二并列pn层。第一并列pn层的角部具有阶梯状地配置阶差区域而成的平面形状，阶差区域是使第一n型区和第一p型区的长度阶梯地缩短而成。阶差区域借由平均杂质浓度比第一并列pn层低的中间区域而与第二并列pn层连续。阶差区域的最外区域的窄幅部具有取第一n型区的宽度w1和第二n型区的宽度w2的大致平均值而得的宽度w3，隔着中间区域沿第二方向x与第二并列pn层对置。
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Patent Agency Ranking
公开(公告)号：CN102347366B
公开(公告)日：2016-05-18
申请号：CN201110230128.3
申请日：2011-08-02
Applicant: 富士电机株式会社
Inventor： 新村康
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L29/739 , H01L21/336
CPC classification number: H01L29/7802 , H01L29/0626 , H01L29/0696 , H01L29/0878 , H01L29/1095 , H01L29/41766 , H01L29/6634 , H01L29/66712 , H01L29/66727 , H01L29/7395
Abstract: 本发明的目的在于提供一种MOS型半导体器件，能够降低成本，而不会降低击穿电压，并且能防止导通电阻增大。本发明的MOS型半导体器件包括：p基极区(17)，p基极区(17)的底部形成为具有有限曲率半径的结构，并选择性地设置在n-漂移层(1)的正面区域上；n型第一区(6)，n型第一区(6)选择性地设置在p基极区(17)的正面区域上；栅电极(8)，栅电极(8)设置在n型第一区(6)的表面和n-漂移层(1)的表面之间的p基极区(17)的一部分表面上，并且在p基极区(17)的正面和栅电极(8)之间插入有栅绝缘膜(10)；以及金属电极(13)，金属电极(13)与n型第一区(6)的表面以及p基极区(17)的表面的中央部以导电的方式接触，其中，基极区和漂移层之间的PN接合面在基极区的外部和内部都具有曲率中心。
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公开(公告)号：CN1299365C
公开(公告)日：2007-02-07
申请号：CN02124332.8
申请日：2002-06-12
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L29/739
CPC classification number: H01L29/7802 , H01L29/0619 , H01L29/0634 , H01L29/0696 , H01L29/0847 , H01L29/402 , H01L29/4238 , H01L2924/0002 , H01L2924/00
Abstract: 本发明揭示一种半导体器件，该器件显示出高击穿电压和低导通电阻，减少导通电压和击穿电压间的折衷关系，以及实现高速开关。按照本发明显示一个击穿电压Vbr的纵向半导体器件，包括一层击穿电压承载层12，它的电阻率ρ(Ωcm)在由下列关系式表示的范围内：-5.43+0.0316Vbr＜ρ＜-8.60+0.0509Vbr。按照本发明的MOS半导体器件，包括n-型表面区14，该表面区14是延伸到该半导体芯片表面的n-型漂移层12的延伸部分，每个n-型表面区14是用由p型阱区13包围的一条条纹形成，及n-型表面区14和包括n+型源区15的p型阱区13之间的表面积比率是0.01至0.2。
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公开(公告)号：CN106057888B
公开(公告)日：2020-12-04
申请号：CN201610130044.5
申请日：2016-03-08
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L29/739 , H01L29/73 , H01L29/868 , H01L29/872 , H01L29/06 , H01L21/336 , H01L21/331 , H01L21/329
Abstract: 本发明提供一种能够降低导通电阻，并且抑制耐压降低的半导体装置以及半导体装置的制造方法。在元件活性部设置有以条纹状的平面布局配置第一n型区和第一p型区而成的第一并列pn层。在耐压结构部设置有朝向与第一并列pn层的条纹相同的条纹状的平面布局的第二并列pn层。第一并列pn层的角部具有阶梯状地配置阶差区域而成的平面形状，阶差区域是使第一n型区和第一p型区的长度阶梯地缩短而成。阶差区域借由平均杂质浓度比第一并列pn层低的中间区域而与第二并列pn层连续。阶差区域的最外区域的窄幅部具有取第一n型区的宽度w1和第二n型区的宽度w2的大致平均值而得的宽度w3，隔着中间区域沿第二方向x与第二并列pn层对置。
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公开(公告)号：CN107045995A
公开(公告)日：2017-08-15
申请号：CN201611233526.X
申请日：2016-12-28
Applicant: 富士电机株式会社
IPC: H01L21/66 , H01L21/336
CPC classification number: H01L22/20 , G01R31/2601 , G01R31/2621 , H01L22/14 , H01L25/50 , H01L29/0634 , H01L29/66666
Abstract: 本发明容易地评价半导体元件的反馈电容。提供一种评价方法，该评价方法为评价半导体元件的反馈电容的评价方法，具备：特性取得阶段，取得与反馈电容相关的第1特性和与反馈电容相关的第2特性；评价阶段，基于第1特性和第2特性评价反馈电容。第1特性可以为与半导体元件的耐压对应的特性，第2特性可以为半导体元件的导通电阻。在评价阶段中，可以基于第1特性和第2特性之比来评价反馈电容。
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公开(公告)号：CN102484073B
公开(公告)日：2015-07-22
申请号：CN201080021483.3
申请日：2010-07-29
Applicant: 富士电机株式会社
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/7811 , H01L21/266 , H01L29/0615 , H01L29/0619 , H01L29/063 , H01L29/0638 , H01L29/0696 , H01L29/0878 , H01L29/1095 , H01L29/404 , H01L29/41741 , H01L29/41766 , H01L29/42368 , H01L29/66712 , H01L29/66727 , H01L29/7395 , H01L29/7802
Abstract: 屏蔽氧化膜在n-漂移层(2)上形成，并且氮化膜在屏蔽氧化膜上形成，该n-漂移层(2)设置在n型低电阻层(1)的前侧。使用第一掩模来光蚀刻氮化膜，并且由此形成氮化屏蔽膜(61)。浓度比n-漂移层高的n型杂质离子经由氮化屏蔽膜(61)从半导体衬底的前侧植入并进行热扩散，并且由此形成n对层(7)。去除屏蔽氧化膜。形成栅氧化膜(3a)。栅电极(9)在栅氧化膜(3a)上形成。使用栅电极(9)和氮化屏蔽膜(61)作为掩模从半导体衬底的前侧植入p型杂质离子，并且由此形成p-阱区(10)。使用栅电极(9)和氮化屏蔽膜(61)作为掩模从半导体衬底的前侧植入n型杂质离子，并且由此形成n源区(11)。
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