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公开(公告)号：CN107819025B
公开(公告)日：2022-05-17
申请号：CN201710604962.1
申请日：2017-07-24
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 提供能够降低导通电阻，并且提高耐压和雪崩耐量的半导体装置和半导体装置的制造方法。SJ‑MOSFET具备将n型漂移区(3)和p型间隔区(4)沿与基体主面平行的方向交替地重复配置而成的并列pn层(2b)。n型漂移区(3)的总杂质量与p型间隔区(4)的总杂质量大致相等，其宽度遍及整个深度方向实质恒定。n型漂移区(3)被设定为使漏极侧的部分(3H)的杂质浓度Cn1比源极侧的部分(3A)的杂质浓度Cn2高ΔCnx而成的n型杂质浓度分布曲线。p型间隔区(4)被设定为使漏极侧的部分(4H)的杂质浓度Cp1比源极侧的部分(4A)的杂质浓度Cp2高ΔCph并且使源极侧的部分(4A)的一部分(4L)的杂质浓度Cp3相对低而成的p型杂质浓度分布曲线。
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公开(公告)号：CN106057888B
公开(公告)日：2020-12-04
申请号：CN201610130044.5
申请日：2016-03-08
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L29/739 , H01L29/73 , H01L29/868 , H01L29/872 , H01L29/06 , H01L21/336 , H01L21/331 , H01L21/329
Abstract: 本发明提供一种能够降低导通电阻，并且抑制耐压降低的半导体装置以及半导体装置的制造方法。在元件活性部设置有以条纹状的平面布局配置第一n型区和第一p型区而成的第一并列pn层。在耐压结构部设置有朝向与第一并列pn层的条纹相同的条纹状的平面布局的第二并列pn层。第一并列pn层的角部具有阶梯状地配置阶差区域而成的平面形状，阶差区域是使第一n型区和第一p型区的长度阶梯地缩短而成。阶差区域借由平均杂质浓度比第一并列pn层低的中间区域而与第二并列pn层连续。阶差区域的最外区域的窄幅部具有取第一n型区的宽度w1和第二n型区的宽度w2的大致平均值而得的宽度w3，隔着中间区域沿第二方向x与第二并列pn层对置。
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公开(公告)号：CN107768422A
公开(公告)日：2018-03-06
申请号：CN201710485853.2
申请日：2017-06-23
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/265 , H01L21/336
Abstract: 本发明提供一种能够维持耐压并且提高雪崩耐量的半导体装置和半导体装置的制造方法。在超结半导体装置中，在并列pn层(5)的p型区域(4)导入有作为电子陷阱发挥功能的氩。并列pn层的内部的、被导入了氩的区域(氩导入区域)(14)与p型区域(4)和n型区域(3)之间的pn结分离而配置在p型区域。另外，氩导入区域(14)通过向为了形成并列pn层而层叠的多个外延生长层分别以离子方式注入氩而形成，并且以与该外延生长层的厚度对应的间隔x1在深度方向上彼此分离而配置多个。氩导入区域(14)通过在用于形成并列pn层的p型区域的离子注入之后，使用用于形成该p型区域的离子注入用掩模而以离子方式注入氩来形成。
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公开(公告)号：CN103098134A
公开(公告)日：2013-05-08
申请号：CN201280002810.X
申请日：2012-05-01
Applicant: 富士电机株式会社
CPC classification number: G11B5/66 , G11B5/73 , G11B5/7325 , G11B5/8404 , G11B5/85 , G11B5/851
Abstract: 本发明提供一种进一步低噪声化并提高了SN比等性能，能够实现高密度磁记录的垂直磁记录介质。在垂直磁记录介质中，在非磁性基板上依次至少叠层有第一非磁性中间层、第二非磁性中间层和磁记录层，上述第一非磁性中间层由CoCrRuW合金形成，并且上述第二非磁性中间层由Ru基合金形成。
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公开(公告)号：CN101663705B
公开(公告)日：2012-09-19
申请号：CN200880012609.3
申请日：2008-03-06
Applicant: 富士电机株式会社
Abstract: 提供一种垂直磁记录介质，能够在不减损热稳定性的情况下更容易地在该介质上执行记录。该垂直磁记录介质中，在非磁性基体(1)上按顺序至少层积软磁性背衬层(2)、底层(3)和磁性记录层。该磁性记录层至少具有第一磁性记录层(5)、第二磁性记录层(7)和第三磁性记录层(8)。在第一磁性记录层(5)和第二磁性记录层(7)之间形成耦合层(6)。中间夹有耦合层(6)的第一磁性记录层(5)和第二磁性记录层(7)铁磁耦合并且具有粒状结构。第一磁性记录层(5)、第二磁性记录层(7)和第三磁性记录层(8)在垂直于该非磁性基体表面的方向上具有易磁化轴。
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Patent Agency Ranking
公开(公告)号：CN107768422B
公开(公告)日：2022-02-22
申请号：CN201710485853.2
申请日：2017-06-23
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/265 , H01L21/336
Abstract: 本发明提供一种能够维持耐压并且提高雪崩耐量的半导体装置和半导体装置的制造方法。在超结半导体装置中，在并列pn层(5)的p型区域(4)导入有作为电子陷阱发挥功能的氩。并列pn层的内部的、被导入了氩的区域(氩导入区域)(14)与p型区域(4)和n型区域(3)之间的pn结分离而配置在p型区域。另外，氩导入区域(14)通过向为了形成并列pn层而层叠的多个外延生长层分别以离子方式注入氩而形成，并且以与该外延生长层的厚度对应的间隔x1在深度方向上彼此分离而配置多个。氩导入区域(14)通过在用于形成并列pn层的p型区域的离子注入之后，使用用于形成该p型区域的离子注入用掩模而以离子方式注入氩来形成。
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公开(公告)号：CN106057866B
公开(公告)日：2021-11-23
申请号：CN201610121087.7
申请日：2016-03-03
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L21/336
Abstract: 本发明涉及半导体装置及半导体装置的制造方法。在元件活性部10a，设置有将第一n型区域3和第一p型区域4交替重复接合而成的第一并列pn层5。第一并列pn层5的平面布局为条纹状。在耐压结构部10c，设置有将第二n型区域13和第二p型区域14交替重复接合而成的第二并列pn层15。第二并列pn层15的平面布局为朝向与第一并列pn层5的条纹相同的条纹状。在第一并列pn层5、第二并列pn层15间，设置有具有第三并列pn层以及第四并列pn层的中间区域6。中间区域6是使在相互分离而形成的成为第一并列pn层5、第二并列pn层15的各杂质注入区域扩散到该各杂质注入区域之间的没有进行杂质的离子注入的区域而成。
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公开(公告)号：CN107819025A
公开(公告)日：2018-03-20
申请号：CN201710604962.1
申请日：2017-07-24
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
CPC classification number: H01L29/7811 , H01L21/2251 , H01L21/26513 , H01L21/324 , H01L29/0634 , H01L29/0688 , H01L29/0865 , H01L29/0882 , H01L29/1095 , H01L29/36 , H01L29/66143 , H01L29/66333 , H01L29/66712 , H01L29/7395 , H01L29/872 , Y02E10/50 , H01L29/7827 , H01L29/0684 , H01L29/66666
Abstract: 提供能够降低导通电阻，并且提高耐压和雪崩耐量的半导体装置和半导体装置的制造方法。SJ-MOSFET具备将n型漂移区(3)和p型间隔区(4)沿与基体主面平行的方向交替地重复配置而成的并列pn层(2b)。n型漂移区(3)的总杂质量与p型间隔区(4)的总杂质量大致相等，其宽度遍及整个深度方向实质恒定。n型漂移区(3)被设定为使漏极侧的部分(3H)的杂质浓度Cn1比源极侧的部分(3A)的杂质浓度Cn2高ΔCnx而成的n型杂质浓度分布曲线。p型间隔区(4)被设定为使漏极侧的部分(4H)的杂质浓度Cp1比源极侧的部分(4A)的杂质浓度Cp2高ΔCph并且使源极侧的部分(4A)的一部分(4L)的杂质浓度Cp3相对低而成的p型杂质浓度分布曲线。
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公开(公告)号：CN106057888A
公开(公告)日：2016-10-26
申请号：CN201610130044.5
申请日：2016-03-08
Applicant: 富士电机株式会社
IPC: H01L29/78 , H01L29/739 , H01L29/73 , H01L29/868 , H01L29/872 , H01L29/06 , H01L21/336 , H01L21/331 , H01L21/329
Abstract: 本发明提供一种能够降低导通电阻，并且抑制耐压降低的半导体装置以及半导体装置的制造方法。在元件活性部设置有以条纹状的平面布局配置第一n型区和第一p型区而成的第一并列pn层。在耐压结构部设置有朝向与第一并列pn层的条纹相同的条纹状的平面布局的第二并列pn层。第一并列pn层的角部具有阶梯状地配置阶差区域而成的平面形状，阶差区域是使第一n型区和第一p型区的长度阶梯地缩短而成。阶差区域借由平均杂质浓度比第一并列pn层低的中间区域而与第二并列pn层连续。阶差区域的最外区域的窄幅部具有取第一n型区的宽度w1和第二n型区的宽度w2的大致平均值而得的宽度w3，隔着中间区域沿第二方向x与第二并列pn层对置。
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公开(公告)号：CN106057866A
公开(公告)日：2016-10-26
申请号：CN201610121087.7
申请日：2016-03-03
Applicant: 富士电机株式会社
IPC: H01L29/06 , H01L21/336
CPC classification number: H01L29/0634 , H01L29/66477
Abstract: 本发明涉及半导体装置及半导体装置的制造方法。在元件活性部10a，设置有将第一n型区域3和第一p型区域4交替重复接合而成的第一并列pn层5。第一并列pn层5的平面布局为条纹状。在耐压结构部10c，设置有将第二n型区域13和第二p型区域14交替重复接合而成的第二并列pn层15。第二并列pn层15的平面布局为朝向与第一并列pn层5的条纹相同的条纹状。在第一并列pn层5、第二并列pn层15间，设置有具有第三并列pn层以及第四并列pn层的中间区域6。中间区域6是使在相互分离而形成的成为第一并列pn层5、第二并列pn层15的各杂质注入区域扩散到该各杂质注入区域之间的没有进行杂质的离子注入的区域而成。
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