公开(公告)号：CN107768422B

公开(公告)日：2022-02-22

申请号：CN201710485853.2

申请日：2017-06-23

Applicant: 富士电机株式会社

Inventor： 立道秀平 ,  竹野入俊司

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/265 ,  H01L21/336

Abstract: 本发明提供一种能够维持耐压并且提高雪崩耐量的半导体装置和半导体装置的制造方法。在超结半导体装置中，在并列pn层(5)的p型区域(4)导入有作为电子陷阱发挥功能的氩。并列pn层的内部的、被导入了氩的区域(氩导入区域)(14)与p型区域(4)和n型区域(3)之间的pn结分离而配置在p型区域。另外，氩导入区域(14)通过向为了形成并列pn层而层叠的多个外延生长层分别以离子方式注入氩而形成，并且以与该外延生长层的厚度对应的间隔x1在深度方向上彼此分离而配置多个。氩导入区域(14)通过在用于形成并列pn层的p型区域的离子注入之后，使用用于形成该p型区域的离子注入用掩模而以离子方式注入氩来形成。

公开(公告)号：CN107768422A

公开(公告)日：2018-03-06

申请号：CN201710485853.2

申请日：2017-06-23

Applicant: 富士电机株式会社

Inventor： 立道秀平 ,  竹野入俊司

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/265 ,  H01L21/336

Abstract: 本发明提供一种能够维持耐压并且提高雪崩耐量的半导体装置和半导体装置的制造方法。在超结半导体装置中，在并列pn层(5)的p型区域(4)导入有作为电子陷阱发挥功能的氩。并列pn层的内部的、被导入了氩的区域(氩导入区域)(14)与p型区域(4)和n型区域(3)之间的pn结分离而配置在p型区域。另外，氩导入区域(14)通过向为了形成并列pn层而层叠的多个外延生长层分别以离子方式注入氩而形成，并且以与该外延生长层的厚度对应的间隔x1在深度方向上彼此分离而配置多个。氩导入区域(14)通过在用于形成并列pn层的p型区域的离子注入之后，使用用于形成该p型区域的离子注入用掩模而以离子方式注入氩来形成。

公开(公告)号：CN103779414B

公开(公告)日：2018-10-26

申请号：CN201310481305.4

申请日：2013-10-15

Applicant: 富士电机株式会社

Inventor： 立道秀平 ,  西村武义 ,  新村康 ,  井上正范

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明的目的在于提供一种MOS型半导体装置以及半导体装置的制造方法，其能够通过自校准形成p型阱区与n+型源区，并且无需提高栅极阈值电压就能够拥有栅极绝缘膜较厚的高栅极耐量。本发明的一种MOS型半导体装置，其具备MOS结构，而所述MOS结构具有：p‑区（5），其围绕n+型源区（4）的四周，且其净掺杂浓度低于p型阱区（3）表面的p型杂质浓度；栅电极（7），其隔着栅极绝缘膜（6）设置在夹于n+型源区（4）与n‑层（2）表层之间的p型阱区（3）的表面。据此，本发明能够提供一种MOS型半导体装置，其无需提高栅极阈值电压就能够增加栅极绝缘膜（6）的厚度，并且能够提高栅极绝缘膜（6）的可靠性、降低栅极电容。

公开(公告)号：CN104425614A

公开(公告)日：2015-03-18

申请号：CN201410395788.0

申请日：2014-08-12

Applicant: 富士电机株式会社

Inventor： 立道秀平 ,  西村武义

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/42364 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/2652 ,  H01L21/26586 ,  H01L29/0856 ,  H01L29/1095 ,  H01L29/66712

Abstract: 本发明提供一种MOS型半导体装置的制造方法，能够在不使栅极阈值电压Vth上升的情况下使栅氧化膜增厚，能够获得高的栅耐破坏量和开关损耗的降低。在具有n型低杂质浓度层(2)的半导体基板的一侧的主面以氧化膜为掩模选择性地形成p型阱区(3)。然后，与上述氧化膜掩模分离而形成设置于上述p型阱区(3)内的表面的抗蚀掩模，从上述分离部选择性地形成n+型源极区域(5)。接着，去除上述氧化膜掩模。然后，在上述p型阱区(3)的表面形成氧化膜，之后去除氧化膜。接下来，隔着栅氧化膜(6)在半导体基板的表面上形成被覆的栅电极(7)。

公开(公告)号：CN103779414A

公开(公告)日：2014-05-07

申请号：CN201310481305.4

申请日：2013-10-15

Applicant: 富士电机株式会社

Inventor： 立道秀平 ,  西村武义 ,  新村康 ,  井上正范

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/063 ,  H01L21/26513 ,  H01L21/266 ,  H01L29/1045 ,  H01L29/1095 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/78 ,  H01L29/7802 ,  H01L29/6634

Abstract: 本发明的目的在于提供一种MOS型半导体装置以及半导体装置的制造方法，其能够通过自校准形成p型阱区与n+型源区，并且无需提高栅极阈值电压就能够拥有栅极绝缘膜较厚的高栅极耐量。本发明的一种MOS型半导体装置，其具备MOS结构，而所述MOS结构具有：p-区（5），其围绕n+型源区（4）的四周，且其净掺杂浓度低于p型阱区（3）表面的p型杂质浓度；栅电极（7），其隔着栅极绝缘膜（6）设置在夹于n+型源区（4）与n-层（2）表层之间的p型阱区（3）的表面。据此，本发明能够提供一种MOS型半导体装置，其无需提高栅极阈值电压就能够增加栅极绝缘膜（6）的厚度，并且能够提高栅极绝缘膜（6）的可靠性、降低栅极电容。