公开(公告)号：CN107045995B

公开(公告)日：2023-02-17

申请号：CN201611233526.X

申请日：2016-12-28

Applicant: 富士电机株式会社

Inventor： 新村康 ,  宍户秀聪 ,  岛藤贵行 ,  新井利浩

IPC: H01L21/66 ,  H01L21/336

Abstract: 本发明容易地评价半导体元件的反馈电容。提供一种评价方法，该评价方法为评价半导体元件的反馈电容的评价方法，具备：特性取得阶段，取得与反馈电容相关的第1特性和与反馈电容相关的第2特性；评价阶段，基于第1特性和第2特性评价反馈电容。第1特性可以为与半导体元件的耐压对应的特性，第2特性可以为半导体元件的导通电阻。在评价阶段中，可以基于第1特性和第2特性之比来评价反馈电容。

公开(公告)号：CN108987353B

公开(公告)日：2023-10-24

申请号：CN201810177954.8

申请日：2018-03-05

Applicant: 富士电机株式会社

Inventor： 岛藤贵行

IPC: H01L23/24 ,  H01L23/488 ,  H01L21/60

Abstract: 本发明提供一种在封装主体的底面包括突起部的半导体封装件、半导体装置以及半导体装置的制造方法。该半导体封装件包括半导体芯片，该半导体封装件具备：封装主体；多个电极，其在封装主体的底面露出；以及突起部，其从封装主体的底面相对于多个电极突出，突起部以在与多个电极中间隔最狭窄的两个电极排列的第一方向不同的第二方向上与该两个电极不重叠的方式进行配置。

公开(公告)号：CN103943680B

公开(公告)日：2019-06-14

申请号：CN201310692549.7

申请日：2013-12-17

Applicant: 富士电机株式会社

Inventor： 岛藤贵行

IPC: H01L29/78 ,  H01L23/31 ,  H01L29/06

CPC classification number: H01L29/402 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/7395 ,  H01L29/7811 ,  H01L29/7813 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的目的在于提供一种可靠性高的半导体装置。本发明的半导体装置包括元件活性部（X）和元件周边部（Y），在元件活性部（X）和元件周边部（Y）的上表面形成有层间绝缘膜，在元件活性部（X）侧的层间绝缘膜的上表面形成有与p型基极区域和n型源极区域连接的源电极和用于包围源电极的环状栅极金属布线，并且栅极金属布线和栅电极连接。在半导体基板的第1主表面侧的上表面形成具有开口部的有机保护膜，开口部包括部分露出栅极金属布线的栅电极极板部分和部分露出源电极的源电极极板部分。在栅极金属布线和有机保护膜之间形成无机保护膜以覆盖栅极金属布线。

公开(公告)号：CN105378932A

公开(公告)日：2016-03-02

申请号：CN201480038545.X

申请日：2014-10-29

Applicant: 富士电机株式会社

Inventor： 岛藤贵行

IPC: H01L29/78 ,  H01L27/04

CPC classification number: H01L29/1095 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/1037 ,  H01L29/42356 ,  H01L29/42372 ,  H01L29/7395 ,  H01L29/78 ,  H01L29/7802 ,  H01L29/7805 ,  H01L29/7811

Abstract: 在超结半导体基板(1)的正面相互分离地配置栅极焊盘电极(15)和源电极(14)。在源电极(14)的正下方形成由n源区(6)、p沟道区(5)、p接触区(9)、栅氧化膜和多晶硅栅电极构成的MOS栅结构。在栅极焊盘电极(15)正下方形成p阱区(16)。p沟道区(5)通过延伸部分(5a)与p阱区(16)连结。通过将p阱区(16)的宽度设置得比p沟道区(5)的宽度宽，能够减小由体二极管(21)的反向恢复过程中产生的反向恢复电流而引起的电压降。由此，能够防止栅绝缘膜的栅极焊盘电极(15)中央正下方的部分的击穿，防止半导体装置的击穿。

公开(公告)号：CN105378932B

公开(公告)日：2017-10-31

申请号：CN201480038545.X

申请日：2014-10-29

Applicant: 富士电机株式会社

Inventor： 岛藤贵行

IPC: H01L29/78 ,  H01L27/04

CPC classification number: H01L29/1095 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/1037 ,  H01L29/42356 ,  H01L29/42372 ,  H01L29/7395 ,  H01L29/78 ,  H01L29/7802 ,  H01L29/7805 ,  H01L29/7811

Abstract: 在超结半导体基板(1)的正面相互分离地配置栅极焊盘电极(15)和源电极(14)。在源电极(14)的正下方形成由n源区(6)、p沟道区(5)、p接触区(9)、栅氧化膜和多晶硅栅电极构成的MOS栅结构。在栅极焊盘电极(15)正下方形成p阱区(16)。p沟道区(5)通过延伸部分(5a)与p阱区(16)连结。通过将p阱区(16)的宽度设置得比p沟道区(5)的宽度宽，能够减小由体二极管(21)的反向恢复过程中产生的反向恢复电流而引起的电压降。由此，能够防止栅绝缘膜的栅极焊盘电极(15)中央正下方的部分的击穿，防止半导体装置的击穿。

公开(公告)号：CN107045995A

公开(公告)日：2017-08-15

申请号：CN201611233526.X

申请日：2016-12-28

Applicant: 富士电机株式会社

Inventor： 新村康 ,  宍户秀聪 ,  岛藤贵行 ,  新井利浩

IPC: H01L21/66 ,  H01L21/336

CPC classification number: H01L22/20 ,  G01R31/2601 ,  G01R31/2621 ,  H01L22/14 ,  H01L25/50 ,  H01L29/0634 ,  H01L29/66666

Abstract: 本发明容易地评价半导体元件的反馈电容。提供一种评价方法，该评价方法为评价半导体元件的反馈电容的评价方法，具备：特性取得阶段，取得与反馈电容相关的第1特性和与反馈电容相关的第2特性；评价阶段，基于第1特性和第2特性评价反馈电容。第1特性可以为与半导体元件的耐压对应的特性，第2特性可以为半导体元件的导通电阻。在评价阶段中，可以基于第1特性和第2特性之比来评价反馈电容。

公开(公告)号：CN108987353A

公开(公告)日：2018-12-11

申请号：CN201810177954.8

申请日：2018-03-05

Applicant: 富士电机株式会社

Inventor： 岛藤贵行

IPC: H01L23/24 ,  H01L23/488 ,  H01L21/60

Abstract: 本发明提供一种在封装主体的底面包括突起部的半导体封装件、半导体装置以及半导体装置的制造方法。该半导体封装件包括半导体芯片，该半导体封装件具备：封装主体；多个电极，其在封装主体的底面露出；以及突起部，其从封装主体的底面相对于多个电极突出，突起部以在与多个电极中间隔最狭窄的两个电极排列的第一方向不同的第二方向上与该两个电极不重叠的方式进行配置。

公开(公告)号：CN102254827B

公开(公告)日：2015-11-25

申请号：CN201110143919.2

申请日：2011-05-19

Applicant: 富士电机株式会社

Inventor： 岛藤贵行

IPC: H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/66734

Abstract: 根据本发明的制造超结半导体器件的方法包括以下步骤：在重掺杂n型半导体衬底上外延生长交替导电型层，交替导电型层包括n型半导体区域和p型半导体区域，两者都在与半导体衬底主面垂直的方向上延伸，n型半导体区域和p型半导体区域在与半导体衬底主面平行的方向上交替重复排列，使得n型半导体区域和p型半导体区域彼此邻接；在n型半导体区域的表面部分形成具有预定深度的第一沟槽；在第一沟槽的内表面上形成n型薄层；以及隔着介于栅电极和n型薄层之间的栅绝缘膜在被n型薄层包围的空间埋入栅电极。根据本发明的制造方法，可防止在交替导电型层中的第一导电型区域和用于形成沟槽栅极的第二沟槽之间产生相互位置偏离。

公开(公告)号：CN103943680A

公开(公告)日：2014-07-23

申请号：CN201310692549.7

申请日：2013-12-17

Applicant: 富士电机株式会社

Inventor： 岛藤贵行

IPC: H01L29/78 ,  H01L23/31 ,  H01L29/06

CPC classification number: H01L29/402 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/7395 ,  H01L29/7811 ,  H01L29/7813 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的目的在于提供一种可靠性高的半导体装置。本发明的半导体装置包括元件活性部（X）和元件周边部（Y），在元件活性部（X）和元件周边部（Y）的上表面形成有层间绝缘膜，在元件活性部（X）侧的层间绝缘膜的上表面形成有与p型基极区域和n型源极区域连接的源电极和用于包围源电极的环状栅极金属布线，并且栅极金属布线和栅电极连接。在半导体基板的第1主表面侧的上表面形成具有开口部的有机保护膜，开口部包括部分露出栅极金属布线的栅电极极板部分和部分露出源电极的源电极极板部分。在栅极金属布线和有机保护膜之间形成无机保护膜以覆盖栅极金属布线。

公开(公告)号：CN102254827A

公开(公告)日：2011-11-23

申请号：CN201110143919.2

申请日：2011-05-19

Applicant: 富士电机株式会社

Inventor： 岛藤贵行

IPC: H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/66734

Abstract: 根据本发明的制造超结半导体器件的方法包括以下步骤：在重掺杂n型半导体衬底上外延生长交替导电型层，交替导电型层包括n型半导体区域和p型半导体区域，两者都在与半导体衬底主面垂直的方向上延伸，n型半导体区域和p型半导体区域在与半导体衬底主面平行的方向上交替重复排列，使得n型半导体区域和p型半导体区域彼此邻接；在n型半导体区域的表面部分形成具有预定深度的第一沟槽；在第一沟槽的内表面上形成n型薄层；以及隔着介于栅电极和n型薄层之间的栅绝缘膜在被n型薄层包围的空间埋入栅电极。根据本发明的制造方法，可防止在交替导电型层中的第一导电型区域和用于形成沟槽栅极的第二沟槽之间产生相互位置偏离。