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公开(公告)号：CN118136069A
公开(公告)日：2024-06-04
申请号：CN202410332363.9
申请日：2024-03-18
Applicant: 安徽大学
Abstract: 本申请涉及一种TFET‑SRAM单元电路及其封装方法、阵列电路和电子设备，在单元电路中，锁存模块包括第一PTFET管、第二PTFET管、第一NTFET管和第二NTFET管，第一PTFET管的漏极、第一NTFET管的漏极、第二PTFET管的栅极和第二NTFET管的栅极相互连接并构成第一存储节点，第一PTFET管的栅极、第一NTFET管的栅极、第二PTFET管的漏极和第二NTFET管的漏极相互连接并构成第二存储节点；第一PTFET管的源极通过第一开关模块连接电源，第二PTFET管的源极连接电源，第一NTFET管通过第二开关模块连接地，第二NTFET管连接地，第一存储节点通过第一写入模块连接电源且通过第二写入模块连接地，第二存储节点连接读出模块。解决了TFET‑SRAM单元电路通常难以兼顾写入速度和功耗的问题。
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公开(公告)号：CN117933328A
公开(公告)日：2024-04-26
申请号：CN202410110882.0
申请日：2024-01-26
Applicant: 安徽大学
IPC: G06N3/063 , G06N3/0464 , G06N20/00 , G06F15/173
Abstract: 本发明属于NPU领域，具体涉及一种适用于机器学习的硬件加速器及其对应的神经网络处理器芯片和计算机设备该硬件加速器包括：数据计算模块、数据存储模块、数据读写模块、数据分配模块和计算控制模块。数据计算模块内包含适用于的指定机器学习算法的所有算子。数据存储模块包括多个内部缓冲区。数据读写模块包含两个用于访问外部memory的DMA。数据分配模块用于根据获取的配置信息对特征图进行预处理；并在内外存储器间转移数据。计算控制模块用于根据网络配置与参数管理数据计算模块的运行。本发明的方案可以在计算机系统中提高处理机器学习算法类数据处理任务的运算效率；克服现有采用CPU或GPU的计算机在性能上的不足。
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公开(公告)号：CN117713835B
公开(公告)日：2024-04-26
申请号：CN202410165401.6
申请日：2024-02-05
Applicant: 安徽大学
IPC: H03M1/46 , H04N25/772 , H03M1/56
Abstract: 本发明属于集成电路领域，具体涉及一种两步式列级低噪声CIS的模数转换器及CIS芯片。该电路中包括：SAR‑ADC单元、SS‑ADC单元、自适应采样控制单元和数据处理单元。其中，SAR‑ADC单元用于粗量化出Vin的高N位。SS‑ADC单元采用相关多重采样技术细量化出Vin的低M位。自适应采样控制单元包括一个选通电路和一个锁存器。锁存器锁存粗量化结果的最高位，将其作为环境光检测结果，并控制选通电路选通斜坡发生器传输到电路中的斜坡信号数量，进而调整SS‑ADC单元的重复采样次数。本发明克服了现有DCMS‑ADC电路需要多个斜坡发生器以及与环境光检测相关的逻辑电路，进而导致电路的集成度降低、功耗增加的问题。
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公开(公告)号：CN117789779A
公开(公告)日：2024-03-29
申请号：CN202311832360.3
申请日：2023-12-28
Applicant: 安徽大学
IPC: G11C7/06 , G11C7/08 , G11C11/419
Abstract: 本发明涉及灵敏放大器设计技术领域，更具体的，涉及基于锁存交叉耦合的自控制型SRAM灵敏放大器电路、模块。本发明包括：使能控制部、锁存耦合部、自控制输入部、预充电路部。本发明采用自控制输入部，根据Q、QB的电压变化，自适应控制目标位线的信号输入与非目标位线的信号关断，避免非目标位线对输出节点Q、QB产生影响，从而降低失调电压和放大延时。本发明采用锁存耦合部放大电压信号，避免了反相器级联的控制方式，从而规避了现有专利的振荡风险。本发明解决了现有锁存器型灵敏放大器存在偏大的失调电压、以及现有专利存在振荡风险的问题。
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公开(公告)号：CN117476074A
公开(公告)日：2024-01-30
申请号：CN202311826688.4
申请日：2023-12-28
Applicant: 安徽大学
IPC: G11C11/419
Abstract: 本发明涉及灵敏放大器设计技术领域，更具体的，涉及基于上交叉耦合的自控制型SRAM感应放大电路、模块。本发明包括：使能控制部、上交叉耦合部、自控制输入部、预充电路部。本发明避免了VDD到VSS间过多晶体管串联，节约了电压余度。本发明采用自控制输入部，根据Q、QB的电压变化，自适应控制目标位线的信号输入与非目标位线的信号关断，避免非目标位线对输出节点Q、QB产生影响，从而降低失调电压和放大延时。本发明采用上交叉耦合部放大电压信号，避免了反相器级联的控制方式，从而规避了现有专利的振荡风险。本发明解决了现有锁存型灵敏放大器存在失调电压干扰、以及现有专利存在振荡风险的问题。
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Patent Agency Ranking
公开(公告)号：CN117153218A
公开(公告)日：2023-12-01
申请号：CN202310968651.9
申请日：2023-08-02
Applicant: 安徽大学
IPC: G11C11/413 , G11C11/415 , G11C11/416
Abstract: 本发明涉及动态随机存取存储技术领域，具体涉及单bit权重产生单元、多bit权重产生单元、阵列组及计算宏。本发明的单bit权重产生单元包括n个标准6T‑SRAM单元和1个转置XNOR累加单元，将转置XNOR累加单元作为计算单元，并外接在标准6T‑SRAM上，进而实现多bit同或累加的推理和训练操作。本发明的多bit权重产生单元由4个单bit权重产生单元组成，阵列组由阵列分布的多bit权重产生单元组成、存内计算宏基于阵列组构建。本发明根据推理和训练操作的特点，制定了不同的量化方案，实现整合，对芯片资源进行有效的利用，解决了现有的推理‑训练芯片在推理操作时出现速度减慢、后向传播精确度降低的问题。
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公开(公告)号：CN116931873B
公开(公告)日：2023-11-28
申请号：CN202311159955.7
申请日：2023-09-11
Applicant: 安徽大学
Abstract: 本发明涉及两字节乘法电路及其任意位宽为2次幂的乘法电路与芯片。所述两字节乘法电路包括四个与门电路和两个半加器电路。每个半加器电路包括三个PMOS晶体管和三个NMOS晶体管。半加器电路结构在仅用六个晶体管的情况下能达到全摆幅输出。在四个门电路模块和两个半加器电路模块组合下，完成一个2bit乘法器电路设计，同时两字节乘法电路可根据不同位宽乘法运算的需要进行不同电路的组合设计，通过配置加法器和移位器，使得运算器进行任意位宽为2次幂的乘法，可以避免高位运算的大体积的乘法器，可以实现数据位宽的灵活调节，进而实现更多复杂数据的运算，同时降低芯片运行功耗，使运算效率大大提高。
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公开(公告)号：CN116931873A
公开(公告)日：2023-10-24
申请号：CN202311159955.7
申请日：2023-09-11
Applicant: 安徽大学
Abstract: 本发明涉及两字节乘法电路及其任意位宽为2次幂的乘法电路与芯片。所述两字节乘法电路包括四个与门电路和两个半加器电路。每个半加器电路包括三个PMOS晶体管和三个NMOS晶体管。半加器电路结构在仅用六个晶体管的情况下能达到全摆幅输出。在四个门电路模块和两个半加器电路模块组合下，完成一个2bit乘法器电路设计，同时两字节乘法电路可根据不同位宽乘法运算的需要进行不同电路的组合设计，通过配置加法器和移位器，使得运算器进行任意位宽为2次幂的乘法，可以避免高位运算的大体积的乘法器，可以实现数据位宽的灵活调节，进而实现更多复杂数据的运算，同时降低芯片运行功耗，使运算效率大大提高。
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公开(公告)号：CN116894174A
公开(公告)日：2023-10-17
申请号：CN202310863484.1
申请日：2023-07-14
Applicant: 安徽大学
IPC: G06F18/213 , G06F17/11
Abstract: 本发明涉及智能物联网信号处理技术领域，更具体的，涉及一种应用于智能物联网的特征提取及数据压缩方法、装置。本发明从原始采集信号中筛选出局部极值点，忽略掉非极值点的采样点，这样在处理高频率或长信号时可以进一步缩短处理后的数据长度，减少数据冗余。本发明通过异步脉冲序列转化，将局部极值点的信息打包成具有时间信息和空间信息异步脉冲，无需重新编码，避免了额外编码过程带来的时延和能耗。并且异步脉冲序列输入脉冲神经网络时可以实现异步的效果，避免脉冲间多个神经元等待的问题；异步脉冲序列可以减少计算量，并实现脉冲稀疏性。本发明解决了现有方法中存在冗余数据、能量消耗偏高的问题。
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