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公开(公告)号：CN114068699B
公开(公告)日：2023-08-22
申请号：CN202111309860.X
申请日：2021-11-07
Applicant: 复旦大学
IPC: H01L29/778 , H01L21/34
Abstract: 本发明公开一种基于拓扑绝缘体极化的非易失性存储器件及其制备方法。该基于拓扑绝缘体极化的非易失性存储器件包括：衬底；埋栅，形成在所述衬底中，其上表面与所述衬底上表面持平；第一高K介质层/拓扑绝缘体层/第二高K介质层叠层，覆盖所述埋栅，其中，所述拓扑绝缘体层封装于两层高K介质层之间，且所述拓扑绝缘体层长度与所述埋栅长度相当；二维沟道层，形成在所述第二高K介质层上，完全覆盖所述拓扑绝缘体层；源电极和漏电极，分别形成在所述衬底上、所述二维沟道层两侧，并部分覆盖所述二维沟道层，且与所述埋栅无重叠，其中，基于所述拓扑绝缘体层的极化反转实现非易失性存储。
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公开(公告)号：CN116419567A
公开(公告)日：2023-07-11
申请号：CN202310437227.1
申请日：2023-04-23
Applicant: 复旦大学
IPC: H10B12/00
Abstract: 本发明公开一种基于氧化物二维电子气晶体管的3D DRAM阵列及其制备方法。该方法包括以下步骤：形成以氧化物异质薄膜界面的二维电子气为沟道的氧化物二维电子气晶体管；将两个氧化物二维电子气晶体管分别作为写晶体管和读晶体管，互连形成2T0C DRAM单元；利用低K介质实现DRAM阵列的层间隔离，然后重复单层DRAM器件的工艺步骤进行DRAM阵列的堆叠；通过接触孔引出晶体管电极，通过通孔连接各层DRAM阵列的布线层，为堆叠的各层DRAM阵列提供电气连接，获得基于氧化物二维电子气晶体管的3D DRAM阵列。
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公开(公告)号：CN115666133A
公开(公告)日：2023-01-31
申请号：CN202211267203.8
申请日：2022-10-17
Applicant: 复旦大学
IPC: H10B12/00 , H01L29/24 , H01L29/778 , H01L21/34 , H01L21/8256 , C23C16/40
Abstract: 本发明公开一种基于氧化物二维电子气晶体管的无电容DRAM及其制备方法。该DRAM由两个氧化物二维电子气晶体管互连而成，分别作为写晶体管和读晶体管，其中，写晶体管的栅极连接写字线，漏极连接写位线，读晶体管的源极连接读字线，漏极连接读位线，写晶体管的源极连接读晶体管的栅极，读晶体管的氧化物电容作为存储电容，通过其充放电读写逻辑“1”和“0”。基于氧化物2DEG晶体管具有极低的关态漏电流和高开关比，从而使存储器具有长时间数据保持和快速读写能力。此外，无电容的2T0C架构和超薄的沟道及材料厚度，大大提高了存储单元的集成密度。
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公开(公告)号：CN114068699A
公开(公告)日：2022-02-18
申请号：CN202111309860.X
申请日：2021-11-07
Applicant: 复旦大学
IPC: H01L29/778 , H01L21/34
Abstract: 本发明公开一种基于拓扑绝缘体极化的非易失性存储器件及其制备方法。该基于拓扑绝缘体极化的非易失性存储器件包括：衬底；埋栅，形成在所述衬底中，其上表面与所述衬底上表面持平；第一高K介质层/拓扑绝缘体层/第二高K介质层叠层，覆盖所述埋栅，其中，所述拓扑绝缘体层封装于两层高K介质层之间，且所述拓扑绝缘体层长度与所述埋栅长度相当；二维沟道层，形成在所述第二高K介质层上，完全覆盖所述拓扑绝缘体层；源电极和漏电极，分别形成在所述衬底上、所述二维沟道层两侧，并部分覆盖所述二维沟道层，且与所述埋栅无重叠，其中，基于所述拓扑绝缘体层的极化反转实现非易失性存储。
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Patent Agency Ranking
公开(公告)号：CN114050163A
公开(公告)日：2022-02-15
申请号：CN202111309866.7
申请日：2021-11-07
Applicant: 复旦大学
IPC: H01L27/1159 , H01L29/78 , H01L21/34
Abstract: 本发明公开一种拓扑绝缘体非易失性存储器件及其制备方法。该拓扑绝缘体非易失性存储器件包括：衬底；埋栅，形成在所述衬底中，其上表面与所述衬底上表面持平；铁电材料，覆盖所述埋栅；二维拓扑绝缘体，形成在所述铁电材料上；源极和漏极，形成在所述衬底上，并部分覆盖所述二维拓扑绝缘体，其中，所述铁电材料的剩余极化所对应的面电荷密度大于所述二维拓扑绝缘体的面电荷密度，利用所述铁电材料的极化翻转实现对二维拓扑绝缘体表面态载流子输运性质的调控，并利用所述铁电材料的剩余极化实现非易失性存储功能。
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公开(公告)号：CN113437049A
公开(公告)日：2021-09-24
申请号：CN202110683895.3
申请日：2021-06-21
Applicant: 复旦大学
IPC: H01L23/64 , H01L27/11507 , H01L21/02 , C23C16/40
Abstract: 本发明公开一种铪基铁电存储器及其制备方法。该铪基铁电存储器包括多个铪基铁电存储器单元，所述铪基铁电存储器单元包括：衬底；底电极，形成在所述衬底上；铪基铁电体，其为经退火后的铪铝氧薄膜，形成在所述底电极上；顶电极，形成在所述铪铝氧薄膜上。基于高质量的铁电HAO薄膜形成非易失性铁电存储器单元，实现了长期保持，高耐用性和稳定的存储特性，以及高剩余极化强度，并利用多个铪基铁电存储器单元搭建逻辑电路，实现了存算一体的功能。
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公开(公告)号：CN113363384A
公开(公告)日：2021-09-07
申请号：CN202110628047.2
申请日：2021-06-06
Applicant: 复旦大学
IPC: H01L45/00
Abstract: 本发明公开一种HfO2基铁电隧道结器件及其制备方法。HfO2基铁电隧道结器件包括：衬底；底电极，形成在所述衬底上；ZrO2/HZO/Al2O3/HZO/ZrO2叠层结构，其具有对称冠状能带；顶电极，形成在所述叠层结构上。通过引入Al2O3中间层，有效控制了HZO薄膜的晶粒尺寸，提高了HZO薄膜的质量。此外，ZrO2薄膜可以诱导HZO薄膜产生更多的铁电相。以此叠层结构制备铁电隧道结器件能有效提高可靠性，隧穿电阻以及耐受性，能够满足至少104次的读写操作。
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公开(公告)号：CN118335785A
公开(公告)日：2024-07-12
申请号：CN202410381249.5
申请日：2024-04-01
Applicant: 复旦大学
IPC: H01L29/739 , H01L29/06 , H01L21/331
Abstract: 本发明公开一种逆导型IGBT结构及其制造方法。该逆导型IGBT结构自下而上包括集电极，彼此相接的N+集电极区和P+集电极区，N‑层，P型浮空层，N型场阻止层和N型漂移区；P型基区，形成在N型漂移区上部的一侧；N阱区，形成在P型基区上部的部分区域；栅氧化层和氧化层，分别形成在N型漂移区上方的两侧，使部分N阱区表面露出，形成欧姆接触孔；多晶硅层，形成在栅氧化层上；发射极，形成在氧化层上，并在欧姆接触孔处与N阱区相接触。
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公开(公告)号：CN118198134A
公开(公告)日：2024-06-14
申请号：CN202410381254.6
申请日：2024-04-01
Applicant: 复旦大学
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/423
Abstract: 本发明公开一种上下分栅碳化硅场效应晶体管结构及其制造方法。该碳化硅场效应晶体管结构自下而上依次包括：漏极，N型掺杂的碳化硅衬底，碳化硅N型漂移层，N型层，P阱区；沟槽，贯穿P阱区和N型层；P型埋层，形成在沟槽的底部的外围；高功函数介质层，形成在所述沟槽底部作为源极，与N型漂移层形成肖特基二极管；第一绝缘介质层，形成在沟槽的底部；栅极绝缘介质层，形成在沟槽的侧壁；栅极，完全填充所述沟槽；N+源区和P+源区，形成在沟槽之间的P阱区上部，N+源区形成在沟槽两侧，P+源区与N+源区相接；第二绝缘介质层，形成在所述栅极上方并延伸覆盖部分N+源区；以及金属源极，覆盖所述第二绝缘介质层，N+源区和P+源区。
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