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公开(公告)号：CN105049203B
公开(公告)日：2018-06-29
申请号：CN201510336965.2
申请日：2015-06-17
Applicant: 复旦大学
Abstract: 本发明属于密码学集成电路设计技术领域，具体为一种支持多工作模式的可配置3DES加解密算法电路。本发明3DES加解密算法电路由AHB总线接口、数据传输模块、执行模块以及核心加密模块等组成。本发明采用乒乓缓存的结构，使得整个电路在加解密过程中避免相邻加解密操作之间等待输入数据的时钟消耗，提高加解密效率。本发明提供总线接口，便于集成到以AMBA总线为互联机制的片上系统中。本发明实现可选的单重DES加解密或者3DES加解密，并且实现四种不同模式的DES或者3DES的加解密，这四种模式为电码本、密码分组链接、密码反馈、输出反馈。本发明整体运算效率高，面积小，能够较好地应用于高安全性能要求的系统中。
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公开(公告)号：CN103491373B
公开(公告)日：2018-04-27
申请号：CN201310402353.X
申请日：2013-09-06
Applicant: 复旦大学
IPC: H04N19/117 , H04N19/61
Abstract: 本发明属于高清数字视频压缩编解码技术领域，具体为一种适用于HEVC标准的去方块滤波器的四级流水滤波方法。设原始视频流里，每幅图像包括一个亮度分量Y，每个亮度分量对应两个色度分量Cb、Cr；在去方块滤波器模块中，对Y，Cb和Cr都行滤波处理，每次处理的最小基本单元为一个4x4像素点块的边；本发明对于亮度分量Y，及两个色度分量Cb、Cr按四级流水方式对4x4像素点块的边进行滤波处理。本发明可以有效地减小处理时间，提高性芯片的最高工作频率和芯片处理能力，从而高效的实现高清视频的实时编码。
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公开(公告)号：CN104602014B
公开(公告)日：2018-04-03
申请号：CN201510032238.7
申请日：2015-01-22
Applicant: 复旦大学
IPC: H04N19/42 , H04N19/124
Abstract: 本发明属于高清数字视频压缩编解码技术领域，具体为一种适用于HEVC视频编码标准下量化与反量化的硬件复用算法及硬件结构。HEVC通过对DCT变换后频域中不同频率分量的系数进行带权值的量化，可以减小编码的码元位数，提高图像的压缩效率。本发明基于HEVC标准中量化规定，通过一定的算法改进，设计了一种可以支持量化，反量化，量化与反量化复用的硬件结构。本发明可以以较小的硬件开销实现更高的性能，从而高效的实现高清视频的实时编码。
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公开(公告)号：CN104283571B
公开(公告)日：2018-04-03
申请号：CN201410451143.4
申请日：2014-09-06
Applicant: 复旦大学
IPC: H03M13/11
Abstract: 本发明属于无线数字通信和广播技术领域，具体为一种基于随机计算的LDPC译码器。该译码器基于概率域中置信传播算法的随机计算算法进行译码，其结构包括：适合IEEE 802.3an（10GBASE‑T）标准中的（2048,1723）校验矩阵的NDS系数的查找表LUT阵列，以及三种用于加速收敛的硬件结构：基于查找表LUT阵列的初始化阵列VN中硬判别计数器的初始化模块；在校验节点CN校验结果达到一定阶段后进行算法切换的判别模块；在校验节点CN校验结果达到一定阶段后翻转初始化阵列变量节点VN输出的判别模块；同时采用新的VN节点结构。本发明可以进一步提高译码器的收敛速度，提高译码器吞吐率，可为未来吞吐率要求高达100Gbps的光通信提供技术方案支持。
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公开(公告)号：CN103425620B
公开(公告)日：2018-01-12
申请号：CN201310365930.2
申请日：2013-08-20
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体为一种基于多令牌环的加速器与处理器的耦合结构。该耦合结构包括：内环、外环、处理器、加速器，以及它们之间的三个接口模块；内环和外环，二者相互独立，分别按顺时针和逆时针方向传输数据；源节点（发送数据的处理器或加速器）根据路径最短原则来选择通过内环还是外环将数据传输至目的节点（接收数据的处理器或加速器）。本发明结构支持处理器与处理器之间、处理器与加速器之间以及加速器与加速器之间的数据传输，具有很强的灵活性。一个节点上的加速器可以被挂载在令牌环上的任何一个处理器访问，具有很强的共享性。
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Patent Agency Ranking
公开(公告)号：CN104506194B
公开(公告)日：2017-12-01
申请号：CN201410753991.0
申请日：2014-12-11
Applicant: 复旦大学
IPC: H03M1/36
Abstract: 本发明属于列并行架构模数转换器技术领域，具体为一个用于列并行架构两步式模数转换器的共享型有源斜坡转换电路。本发明的共享型有源斜坡转换电路包括有源开关电容模块和无源开关电容模块两部分。有源开关电容模块由一个运算放大器、一个的采样电容、一个寄生平衡电容和六个开关组成，其工作状态与待测信号无关；无源开关电容模块由一个采样电容、一个寄生平衡电容和一个开关组成，其工作状态决定于待测信号。当共享型有源斜坡转换电路应用于列并行架构时，一个有源开关电容模块被列并行的无源开关电容模块所共享。本发明能够有效减小列并行架构两步式模数转换器的功耗和面积。
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公开(公告)号：CN104363458B
公开(公告)日：2017-10-10
申请号：CN201410590929.4
申请日：2014-10-29
Applicant: 复旦大学
IPC: H04N19/593 , H04N19/105 , H04N19/129
Abstract: 本发明属于高清数字视频压缩编解码技术领域，具体为一种用于HEVC标准中帧内预测的预测单元的硬件编址寻址方法。在HEVC帧内编码的过程中需要依据当前的搜索模式，对预测单元进行不同顺序的寻址；假设当前编码的最大单位为一个64×64块，那么对于当前的处理单位，其中所有4×4大小的预测单元按照Z字顺序编址；对于其他预测单元，将以其左上角的4×4块表征其地址；在此编址基础上，对于不同顺序搜索，给出不同的寻址的公式。本发明以较低的成本完成对于预测单元编址寻址的硬件实现。
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公开(公告)号：CN104575588B
公开(公告)日：2017-07-28
申请号：CN201410743411.X
申请日：2014-12-09
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于集成电路存储器技术领域，具体为一种双胞胎存储单元。其单元电路包括一对结构完全相同的非对称的6管存储单元和一个共享的读晶体管；这对6管存储单元拥有不同的字线，共享一对位线和一个虚拟地结点；每个6管存储单元包含一对交叉耦合的反相器和两个传输NMOS管。保持状态下，所有字线WL与写字线WWL为低，读字线RWL为高，位线对BL和BLB为高；当进行写操作时，一个6管存储单元的字线WL与写字线WWL开启，读字线RWL保持为高，数据从位线BL和BLB写入存储单元；进行读操作时，一个6管存储单元的字线WL为高，写字线WWL和读字线RWL为低，数据通过动态的方式读出到位线BL上。本发明具有较高的读、写稳定性，并能在亚阈值电压下工作。
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公开(公告)号：CN104409093B
公开(公告)日：2017-07-28
申请号：CN201410742432.X
申请日：2014-12-09
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于集成电路存储器技术领域，具体为一种抗单粒子反转的差分10管存储单元。其单元结构包括两对交叉耦合的PMOS对、两对交叉耦合的NMOS对及一对NMOS传输管，并且含有4个互锁的存储结点。其中，第一和第二个存储结点通过第一对交叉耦合的PMOS对互锁；第一和第三个存储结点通过第一对交叉耦合的NMOS对互锁；第二和第四个存储结点通过第二对交叉耦合的NMOS对互锁；第三和第四个存储结点通过第二对交叉耦合的PMOS对互锁；当存储单元受到单粒子事件干扰时，互锁的存储结点能够有效的抗击单粒子干扰，保护存储的数据不被反转。本发明和6管存储单元一样，有着同样的差分读、写操作方式，却消除了6管存储单元常发生的读破坏和半选择破坏。
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