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公开(公告)号：CN105573717B
公开(公告)日：2018-02-06
申请号：CN201410529493.8
申请日：2014-10-08
IPC: G06F9/38
Abstract: 本发明实施例提供一种面向多核处理器的程序划分方法及装置，涉及计算机技术领域，能够将整个程序划分为多个程序模块，且无需依赖于操作系统。该方法包括：从源程序的数据结构中的入口节点开始，依次标记该源程序的数据结构中的N个节点的层级，若该N个节点中层级为M的第一节点的计算量小于预设的第一计算量阈值，则为第一节点确定一个目标节点，将第一节点和第一节点的目标节点合并为第二节点，第二节点的层级与第一节点的目标节点的层级相同，将M加1，重复执行上述节点的合并过程，直至该源程序的数据结构中的所有节点合并结束。该方法用于将源程序划分为多个程序模块映射到CMP中执行。
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公开(公告)号：CN105573717A
公开(公告)日：2016-05-11
申请号：CN201410529493.8
申请日：2014-10-08
IPC: G06F9/38
Abstract: 本发明实施例提供一种面向多核处理器的程序划分方法及装置，涉及计算机技术领域，能够将整个程序划分为多个程序模块，且无需依赖于操作系统。该方法包括：从源程序的数据结构中的入口节点开始，依次标记该源程序的数据结构中的N个节点的层级，若该N个节点中层级为M的第一节点的计算量小于预设的第一计算量阈值，则为第一节点确定一个目标节点，将第一节点和第一节点的目标节点合并为第二节点，第二节点的层级与第一节点的目标节点的层级相同，将M加1，重复执行上述节点的合并过程，直至该源程序的数据结构中的所有节点合并结束。该方法用于将源程序划分为多个程序模块映射到CMP中执行。
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公开(公告)号：CN104009823A
公开(公告)日：2014-08-27
申请号：CN201410237882.3
申请日：2014-06-02
Applicant: 复旦大学
Abstract: 本发明属于SerDes串行通信技术领域，具体为一种SerDes技术中的错位检测与纠错电路。本发明由发送端数字电路和接收端数字电路两大部分组成。在发送端，由发送端控制器启动校验码发生电路依次产生N位全“1”的同步信号和仅最高位为“0”的校验信号，上述信号被二选一MUX选通输出到模拟Serializer模块，再经过差分传输通道和Deserializer后送给接收端数字电路；在接收端，错位检测电路在检测判别接收数据有没有错位；纠错电路模块根据接收的校验码中“0”实际出现的位号将正确的数据位序恢复纠正并最终输出。本发明采用数字电路实现，具有可编程性以及逻辑简单、灵活性好等优点，与现行通用的基于硬件描述语言的数字集成电路设计流程兼容。
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公开(公告)号：CN103915108A
公开(公告)日：2014-07-09
申请号：CN201410077924.1
申请日：2014-03-05
Applicant: 复旦大学
Abstract: 本发明属于集成电路技术领域，具体为一种多端口寄存器堆存储单元。本发明的存储单元由8个NMOS管和2个PMOS管构成，其中，4个NMOS管和2个PMOS管构成耦合反相器，用于存储数据，另外4个NMOS管为读写晶体管，其布局布线方式为：对应于所述寄存器堆存储单元的具有N阱，多晶硅层，有源区层，CT和M1的版图；该寄存器堆单元具有上下对称和左右对称的结构；耦合反相器的6个晶体管采用2条多晶硅栅，极大地减小了由于制造偏差引起的晶体管的不对称，增加了噪声容限；两个PMOS管共用漏端有源区，四个NMOS管和四个写晶体管共用源端有源区，减小了通孔数目，极大地缩小了单元的面积。
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公开(公告)号：CN103248566A
公开(公告)日：2013-08-14
申请号：CN201310144887.7
申请日：2013-04-24
Applicant: 复旦大学
IPC: H04L12/703 , H04L12/771
Abstract: 本发明属于可靠性计算机片上网络系统设计技术领域，具体为一种应用于片上网络的基于错误阻挡模型的容错方法和结构。本发明基于片上网络的错误阻挡模型，提出一种部分自适应的双通道双方向的容错路由算法，根据该容错路由算法实现部分失效的片上网络的容错路由。此容错路由算法，能够在片上网络存在失效链路和一定数量的失效通径下，以最短路径传递数据，实现路由的免死锁、免活锁和免饥饿，还具有可重构、可扩展和高吞吐率等特性，从而实现较高的伪核利用率。本发明不仅能够容纳在片上网络中心位置的失效链路和路由中一定数量的失效通径，对片上网络边界和角落位置的失效链路和路由中一定数量的失效通径有同样的容错能力。
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Patent Agency Ranking
公开(公告)号：CN102141974A
公开(公告)日：2011-08-03
申请号：CN201110089294.6
申请日：2011-04-11
Applicant: 复旦大学
IPC: G06F15/163
Abstract: 本发明属于高性能处理器技术领域，具体为一种多核处理器核间通信方法及其电路结构。本发明通过对现有多核处理器架构中的寄存器电路模块进行功能性扩展，在该模块中添加多核处理器核间通信地址映射单元，从而能够通过访问寄存器地址实现对核间通信地址的访问，实现核间通信地址的快速访问和核间数据的快速交互。其电路结构包括：扩展寄存器电路模块，先入先出队列电路模块，数据路由阵列电路模块，核间通信控制电路模块，处理器功能电路模块；电路结构分为三个数据链路层次。本发明提升了现有多核处理器的通信效率与运算效率，具有明显的学术价值与实用价值。
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公开(公告)号：CN102136297A
公开(公告)日：2011-07-27
申请号：CN201110083525.2
申请日：2011-04-02
Applicant: 复旦大学
IPC: G11C19/28
Abstract: 本发明属于集成电路存储单元设计技术领域，具体为一种用于寄存器文件的可控制位线摆幅的存储单元。该存储单元包括：耦合在电源和地之间的交叉耦合的2个反相器，以及2个写晶体管，2个读晶体管，2个读隔离管，2个模式控制晶体管。当mod信号为电源电压时，伪地线电压接近电源地，当mod信号为电源地时，伪地线电压为某一中间点电压。本发明能够限制读位线的摆幅，降低寄存器文件的功耗；在某些特殊情况下，需要位线全摆幅以适应要求，本发明提供的控制单元，可以方便的实现位线的全摆幅与低摆幅之间的转换。
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公开(公告)号：CN101876892A
公开(公告)日：2010-11-03
申请号：CN201010179340.7
申请日：2010-05-20
Applicant: 复旦大学
Abstract: 本发明属于高性能并行计算处理器技术领域，具体为一种面向通信和多媒体应用的单指令多数据处理器电路结构。包括SIMD整数运算单元、流水线控制单元、处理器异常控制单元、SIMD乘除法运算单元和适用于SIMD运算的扩展寄存器文件单元。其中，SIMD整数运算单元，在常规整数运算单元基础上增加SIMD相关数据通路，实现单条指令同时对多个数据进行运算；寄存器文件地址空间由32个扩展到64个，添加相应的映射表配置映射关系，构成适用于SIMD运算的扩展寄存器文件单元。本发明根据现有的开源精简指令集处理器架构，从SIMD角度挖掘指令内部的并行性，提出了一套面向众核片上网络的处理器架构。经过验证，运算效率显著提升。
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公开(公告)号：CN103425620B
公开(公告)日：2018-01-12
申请号：CN201310365930.2
申请日：2013-08-20
Applicant: 复旦大学
Abstract: 本发明属于多核处理器技术领域，具体为一种基于多令牌环的加速器与处理器的耦合结构。该耦合结构包括：内环、外环、处理器、加速器，以及它们之间的三个接口模块；内环和外环，二者相互独立，分别按顺时针和逆时针方向传输数据；源节点（发送数据的处理器或加速器）根据路径最短原则来选择通过内环还是外环将数据传输至目的节点（接收数据的处理器或加速器）。本发明结构支持处理器与处理器之间、处理器与加速器之间以及加速器与加速器之间的数据传输，具有很强的灵活性。一个节点上的加速器可以被挂载在令牌环上的任何一个处理器访问，具有很强的共享性。
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公开(公告)号：CN105988970A
公开(公告)日：2016-10-05
申请号：CN201510073683.8
申请日：2015-02-12
IPC: G06F15/167
Abstract: 本发明实施例提供了一种共享存储数据的处理器和芯片。该处理器包括共享存储单元、控制器、第一簇和第二簇。其中，第一簇包括第一处理器核，第二簇包括第二处理器核。共享存储单元位于所述第一簇和所述第二簇之间，且能够与第一处理器核或第二处理器核通过总线连接，控制器与第一处理器核和第二处理器核通过总线连接，控制器用于控制第一处理器核将第一处理器核生成的数据写入所述共享存储单元，共享存储单元用于存储第一处理器核生成的数据，控制器还用于控制第二处理器核读取共享存储单元存储的第一处理器核生成的数据。本发明实施例通过增加共享存储单元和控制器，能够缩短簇间访问存储器中的数据的时间。
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