公开(公告)号：CN105069067A

公开(公告)日：2015-11-18

申请号：CN201510456921.3

申请日：2015-07-30

Applicant: 复旦大学

Inventor： 荆明娥 ,  周力君 ,  田书东 ,  谢志成 ,  尹颖颖 ,  王洁琳 ,  杨建伟

IPC: G06F17/30

CPC classification number: Y02D10/45 ,  G06F17/30598

Abstract: 本发明属于算法并行领域，具体为一种改进的Canopy并行算法实现结构。本发明采用链式节点连接结构，当数据判断是该节点归属簇的强节点，则将该点归属化于这个簇，并处理下个数据；否则将数据传到下个节点并将其启动工作；重复上述工作直到所有数据都处理完毕。所述链式结构由平等分配工作的节点串联组成，并形成环形圈；每个节点不断扫描前面节点发来的消息，若有数据会寄存到数据缓冲区，等待处理；但数据缓冲区内数据已经处理完毕并且一定时间后仍然没有数据过来，该节点自动休眠，直到下个节点唤醒。各个簇的强聚类点都存储在各自节点下面，所有簇的弱聚类点集和中心点为全局可见。本发明可大大降低通信量和功耗，提高运行速度。

公开(公告)号：CN105183662B

公开(公告)日：2017-12-29

申请号：CN201510457104.X

申请日：2015-07-30

Applicant: 复旦大学

Inventor： 荆明娥 ,  周力君 ,  田书东 ,  谢志成 ,  尹颖颖 ,  王洁琳 ,  杨建伟

IPC: G06F12/0815

CPC classification number: Y02D10/13

Abstract: 本发明属于处理器技术领域，具体为一种无cache一致性协议的分布式共享片上存储架构。本发明基于簇状结构，将cache只映射本地的主存空间，处理器通过访问其它核的cache来完成对簇内其它共享主存块的读写，这样，由于不同核cache之间不再映射重叠的主存地址空间，因而取消了所谓多核处理器的cache一致性问题；本地核L1存储器一分为二：非缓存的存储器+cache，降低cache缺失率，避免了相应的复杂逻辑电路以及功耗开销。而且支持直接存储访问操作：在流应用中支持DMA直接对主存进行簇间大块数据搬移，适用于规模的拓展性。

公开(公告)号：CN105183662A

公开(公告)日：2015-12-23

申请号：CN201510457104.X

申请日：2015-07-30

Applicant: 复旦大学

Inventor： 荆明娥 ,  周力君 ,  田书东 ,  谢志成 ,  尹颖颖 ,  王洁琳 ,  杨建伟

IPC: G06F12/08

CPC classification number: Y02D10/13

Abstract: 本发明属于处理器技术领域，具体为一种无cache一致性协议的分布式共享片上存储架构。本发明基于簇状结构，将cache只映射本地的主存空间，处理器通过访问其它核的cache来完成对簇内其它共享主存块的读写，这样，由于不同核cache之间不再映射重叠的主存地址空间，因而取消了所谓多核处理器的cache一致性问题；本地核L1存储器一分为二：非缓存的存储器+ cache，降低cache缺失率，避免了相应的复杂逻辑电路以及功耗开销。而且支持直接存储访问操作：在流应用中支持DMA直接对主存进行簇间大块数据搬移，适用于规模的拓展性。

公开(公告)号：CN105049203B

公开(公告)日：2018-06-29

申请号：CN201510336965.2

申请日：2015-06-17

Applicant: 复旦大学

Inventor： 韩军 ,  谢志成 ,  曾晓洋

IPC: H04L9/18 ,  G06F21/60

Abstract: 本发明属于密码学集成电路设计技术领域，具体为一种支持多工作模式的可配置3DES加解密算法电路。本发明3DES加解密算法电路由AHB总线接口、数据传输模块、执行模块以及核心加密模块等组成。本发明采用乒乓缓存的结构，使得整个电路在加解密过程中避免相邻加解密操作之间等待输入数据的时钟消耗，提高加解密效率。本发明提供总线接口，便于集成到以AMBA总线为互联机制的片上系统中。本发明实现可选的单重DES加解密或者3DES加解密，并且实现四种不同模式的DES或者3DES的加解密，这四种模式为电码本、密码分组链接、密码反馈、输出反馈。本发明整体运算效率高，面积小，能够较好地应用于高安全性能要求的系统中。

公开(公告)号：CN105049203A

公开(公告)日：2015-11-11

申请号：CN201510336965.2

申请日：2015-06-17

Applicant: 复旦大学

Inventor： 韩军 ,  谢志成 ,  曾晓洋

IPC: H04L9/18 ,  G06F21/60

Abstract: 本发明属于密码学集成电路设计技术领域，具体为一种支持多工作模式的可配置3DES加解密算法电路。本发明3DES加解密算法电路由AHB总线接口、数据传输模块、执行模块以及核心加密模块等组成。本发明采用乒乓缓存的结构，使得整个电路在加解密过程中避免相邻加解密操作之间等待输入数据的时钟消耗，提高加解密效率。本发明提供总线接口，便于集成到以AMBA总线为互联机制的片上系统中。本发明实现可选的单重DES加解密或者3DES加解密，并且实现四种不同模式的DES或者3DES的加解密，这四种模式为电码本、密码分组链接、密码反馈、输出反馈。本发明整体运算效率高，面积小，能够较好地应用于高安全性能要求的系统中。