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公开(公告)号：CN119602804A
公开(公告)日：2025-03-11
申请号：CN202411669595.X
申请日：2024-11-21
Applicant: 复旦大学
Abstract: 本发明涉及一种用于神经形态芯片的异步可扩展地址事件编码电路，电路包括分层结构，每层结构包括一个或多个可拓展基本单元，每个基本单元的输入为多个脉冲信号，所述基本单元包括输入缓存，控制路径和数据路径；第k层的最终输出地址端连接第k+1层的地址选择器，第k层的基本单元的输出脉冲端连接第k+1层的基本单元的输入缓存。与现有技术相比，本发明具有提高地址事件编码电路的适用性和可拓展性等优点。
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公开(公告)号：CN104409095B
公开(公告)日：2017-07-28
申请号：CN201410742898.X
申请日：2014-12-09
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于集成电路存储器技术领域，具体为一种具有位交叉功能的8管存储子阵列结构。其单元结构包括一个由传统的单端8管存储单元组成的mx1子阵列、一对分别受全局列选位线WBL及其互补位线WBLB控制的PMOS电源共享管和一对分别受全局列选位线WBL及其互补位线WBLB控制的NMOS放电共享管。本发明还包括由n列的mx1子阵列组成的 8管存阵列，当阵列中某一个存储单元进行写操作时，其所在列的其中一条列选位线跳变为高电平，则由这条列选位线控制的PMOS电源共享管关断，而控制的NMOS放电共享管打开，数据通过局部位线和放电共享管形成的对地通路将数据写入8管存储单元。本发明既支持位交叉功能，又能消除半选择破坏。
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公开(公告)号：CN119089952A
公开(公告)日：2024-12-06
申请号：CN202310662172.4
申请日：2023-06-06
Applicant: 复旦大学
Abstract: 本发明涉及一种支持多编码方式的低功耗神经元电路，该神经元电路包括两级灵敏放大器结构和相应的逻辑控制电路，具体为：输入脉冲信号通过延时控制产生第一级灵敏放大器的使能信号，第一级灵敏放大器将神经元膜电容的电位Vmem与第一级阈值电压Vrefs比较，决定是否产生第二级灵敏放大器的使能信号；第二级灵敏放大器的输出通过SR锁存器产生输出脉冲信号，进一步地，输出脉冲信号根据当前输入配置信号的情况，对神经元的复位进行控制。与现有技术相比，本发明具有低功耗、支持多编码方式的优点。
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公开(公告)号：CN104409094B
公开(公告)日：2017-07-28
申请号：CN201410742586.9
申请日：2014-12-09
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于集成电路存储器技术领域，具体为一种亚阈值6管存储单元。其单元结构包括一个反相器，一个存储PMOS管，一个电源反馈PMOS管及两个NMOS传输管。反相器与存储PMOS管交叉耦合，形成存储器的存储核心，并且它们的电源电压由电源反馈管控制；两个NMOS传输管与分别与两个存储结点相连，构成存储单元的读、写电路；电源反馈管用于控制整个存储单元的电源供给；存储单元通过差分位线的方式，将数据写入存储单元，而通过单端位线的方式将数据读出，即通过传输NMOS管及反相器的下拉管形成的下拉通路将数据读出到位线上。本发明具有较小的面积，非常低的漏电流，及较高的低电压工作稳定性。
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公开(公告)号：CN104409095A
公开(公告)日：2015-03-11
申请号：CN201410742898.X
申请日：2014-12-09
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于集成电路存储器技术领域，具体为一种具有位交叉功能的8管存储子阵列结构。其单元结构包括一个由传统的单端8管存储单元组成的mx1子阵列、一对分别受全局列选位线WBL及其互补位线WBLB控制的PMOS电源共享管和一对分别受全局列选位线WBL及其互补位线WBLB控制的NMOS放电共享管。本发明还包括由n列的mx1子阵列组成的8管存阵列，当阵列中某一个存储单元进行写操作时，其所在列的其中一条列选位线跳变为高电平，则由这条列选位线控制的PMOS电源共享管关断，而控制的NMOS放电共享管打开，数据通过局部位线和放电共享管形成的对地通路将数据写入8管存储单元。本发明既支持位交叉功能，又能消除半选择破坏。
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Patent Agency Ranking
公开(公告)号：CN104575588B
公开(公告)日：2017-07-28
申请号：CN201410743411.X
申请日：2014-12-09
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于集成电路存储器技术领域，具体为一种双胞胎存储单元。其单元电路包括一对结构完全相同的非对称的6管存储单元和一个共享的读晶体管；这对6管存储单元拥有不同的字线，共享一对位线和一个虚拟地结点；每个6管存储单元包含一对交叉耦合的反相器和两个传输NMOS管。保持状态下，所有字线WL与写字线WWL为低，读字线RWL为高，位线对BL和BLB为高；当进行写操作时，一个6管存储单元的字线WL与写字线WWL开启，读字线RWL保持为高，数据从位线BL和BLB写入存储单元；进行读操作时，一个6管存储单元的字线WL为高，写字线WWL和读字线RWL为低，数据通过动态的方式读出到位线BL上。本发明具有较高的读、写稳定性，并能在亚阈值电压下工作。
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公开(公告)号：CN104409093B
公开(公告)日：2017-07-28
申请号：CN201410742432.X
申请日：2014-12-09
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于集成电路存储器技术领域，具体为一种抗单粒子反转的差分10管存储单元。其单元结构包括两对交叉耦合的PMOS对、两对交叉耦合的NMOS对及一对NMOS传输管，并且含有4个互锁的存储结点。其中，第一和第二个存储结点通过第一对交叉耦合的PMOS对互锁；第一和第三个存储结点通过第一对交叉耦合的NMOS对互锁；第二和第四个存储结点通过第二对交叉耦合的NMOS对互锁；第三和第四个存储结点通过第二对交叉耦合的PMOS对互锁；当存储单元受到单粒子事件干扰时，互锁的存储结点能够有效的抗击单粒子干扰，保护存储的数据不被反转。本发明和6管存储单元一样，有着同样的差分读、写操作方式，却消除了6管存储单元常发生的读破坏和半选择破坏。
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公开(公告)号：CN104575588A
公开(公告)日：2015-04-29
申请号：CN201410743411.X
申请日：2014-12-09
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于集成电路存储器技术领域，具体为一种双胞胎存储单元。其单元电路包括一对结构完全相同的非对称的6管存储单元和一个共享的读晶体管；这对6管存储单元拥有不同的字线，共享一对位线和一个虚拟地结点；每个6管存储单元包含一对交叉耦合的反相器和两个传输NMOS管。保持状态下，所有字线WL与写字线WWL为低，读字线RWL为高，位线对BL和BLB为高；当进行写操作时，一个6管存储单元的字线WL与写字线WWL开启，读字线RWL保持为高，数据从位线BL和BLB写入存储单元；进行读操作时，一个6管存储单元的字线WL为高，写字线WWL和读字线RWL为低，数据通过动态的方式读出到位线BL上。本发明具有较高的读、写稳定性，并能在亚阈值电压下工作。
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公开(公告)号：CN104409094A
公开(公告)日：2015-03-11
申请号：CN201410742586.9
申请日：2014-12-09
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于集成电路存储器技术领域，具体为一种亚阈值6管存储单元。其单元结构包括一个反相器，一个存储PMOS管，一个电源反馈PMOS管及两个NMOS传输管。反相器与存储PMOS管交叉耦合，形成存储器的存储核心，并且它们的电源电压由电源反馈管控制；两个NMOS传输管与分别与两个存储结点相连，构成存储单元的读、写电路；电源反馈管用于控制整个存储单元的电源供给；存储单元通过差分位线的方式，将数据写入存储单元，而通过单端位线的方式将数据读出，即通过传输NMOS管及反相器的下拉管形成的下拉通路将数据读出到位线上。本发明具有较小的面积，非常低的漏电流，及较高的低电压工作稳定性。
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公开(公告)号：CN104409093A
公开(公告)日：2015-03-11
申请号：CN201410742432.X
申请日：2014-12-09
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于集成电路存储器技术领域，具体为一种抗单粒子反转的差分10管存储单元。其单元结构包括两对交叉耦合的PMOS对、两对交叉耦合的NMOS对及一对NMOS传输管，并且含有4个互锁的存储结点。其中，第一和第二个存储结点通过第一对交叉耦合的PMOS对互锁；第一和第三个存储结点通过第一对交叉耦合的NMOS对互锁；第二和第四个存储结点通过第二对交叉耦合的NMOS对互锁；第三和第四个存储结点通过第二对交叉耦合的PMOS对互锁；当存储单元受到单粒子事件干扰时，互锁的存储结点能够有效的抗击单粒子干扰，保护存储的数据不被反转。本发明和6管存储单元一样，有着同样的差分读、写操作方式，却消除了6管存储单元常发生的读破坏和半选择破坏。
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