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公开(公告)号：CN101248529A
公开(公告)日：2008-08-20
申请号：CN200680030712.1
申请日：2006-06-27
Applicant: 国际商业机器公司
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/108 , H01L27/10829 , H01L27/10867 , H01L27/1203
Abstract: 一种DRAM存储器单元和用于利用绝缘体上硅(SOI)CMOS技术制作密集(20或18方)布局的工序。具体而言，本发明提供一种与现有SOI CMOS技术兼容的密集且高性能的SRAM单元配置。本领域中已知各种增益单元布局。本发明通过提供利用SOI CMOS制作的密集布局而改进了现有技术。广义上说，存储器单元包括分别设置有栅极、源极和漏极的第一晶体管；分别具有第一栅极、第二栅极、源极和漏极的第二晶体管；以及具有第一端子的电容器；其中，所述电容器的第一端子和所述第二晶体管的第二栅极包括单个实体。
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公开(公告)号：CN100385647C
公开(公告)日：2008-04-30
申请号：CN200510125809.8
申请日：2005-11-25
Applicant: 国际商业机器公司
CPC classification number: H01L29/78642 , H01L27/10864 , H01L27/1087
Abstract: 一种在半导体衬底中形成具有沟槽电容器和垂直晶体管的存储单元的方法，包括以下步骤：提供具有下衬底和上半导体层的接合半导体晶片，下衬底具有平行于第一晶轴的[010]轴，上半导体层具有相对于所述晶轴成45度角的[010]轴，通过接合绝缘体层连接二者；蚀刻沟槽穿过所述上层和下衬底；扩展沟槽的下部，并且将沟槽的上部的截面由八边形转变至矩形，以致降低对在沟槽光刻与有源区光刻之间的对准误差的敏感性；可选方案利用具有由(111)晶体结构形成的下衬底和相同的上部的接合半导体晶片。应用包括垂直晶体管，其对在沟槽与用于有源区的光刻图形之间的未对准变得不敏感，具体为具有垂直晶体管的DRAM单元。
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公开(公告)号：CN1797746A
公开(公告)日：2006-07-05
申请号：CN200510125809.8
申请日：2005-11-25
Applicant: 国际商业机器公司
CPC classification number: H01L29/78642 , H01L27/10864 , H01L27/1087
Abstract: 一种在半导体衬底中形成具有沟槽电容器和垂直晶体管的存储单元的方法，包括以下步骤：提供具有下衬底和上半导体层的接合半导体晶片，下衬底具有平行于第一晶轴的[010]轴，上半导体层具有相对于所述晶轴成45度角的[010]轴，通过接合绝缘体层连接二者；蚀刻沟槽穿过所述上层和下衬底；扩展沟槽的下部，并且将沟槽的上部的截面由八边形转变至矩形，以致降低对在沟槽光刻与有源区光刻之间的对准误差的敏感性；可选方案利用具有由(111)晶体结构形成的下衬底和相同的上部的接合半导体晶片。应用包括垂直晶体管，其对在沟槽与用于有源区的光刻图形之间的未对准变得不敏感，具体为具有垂直晶体管的DRAM单元。
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公开(公告)号：CN101410988B
公开(公告)日：2011-04-27
申请号：CN200780010886.6
申请日：2007-05-16
Applicant: 国际商业机器公司
IPC: H01L29/94 , H01L21/334
CPC classification number: H01L29/945 , H01L29/66181
Abstract: 本发明提供了一种半导体制造方法，包括提供半导体结构的步骤。该半导体结构包括半导体基板和所述半导体基板中的沟槽。该沟槽包括侧壁，该侧壁包括{100}侧壁面和{110}侧壁面。所述半导体结构还包括阻挡层，其位于所述{100}侧壁面和所述{110}侧壁面上。该方法还包括以下步骤：去除阻挡层在{110}侧壁面上的部分而不去除阻挡层在{100}侧壁面上的部分，从而使得{110}侧壁面曝露于周围环境。
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Patent Agency Ranking
公开(公告)号：CN101086993A
公开(公告)日：2007-12-12
申请号：CN200710104641.1
申请日：2007-05-18
Applicant: 国际商业机器公司
IPC: H01L27/108 , H01L27/06 , H01L21/8242 , H01L21/822
CPC classification number: H01L29/66181 , H01L27/10867
Abstract: 公开了一种结构及其形成方法。一种半导体制作方法包括提供半导体结构的步骤。该半导体结构包括半导体衬底和在半导体衬底上的电容器电极。该电容器电极包括掺杂剂，并且通过电容器电介质层与半导体衬底电绝缘。该半导体结构还包括在半导体衬底上的半导体层。该半导体层包括部分地但不完全地与电容器电极重叠的沟槽。该方法还包括使得电容器电极的一些掺杂剂扩散到半导体层中从而获得掺杂源极/漏极区的步骤。该掺杂源极/漏极区与电容器电极重叠并与沟槽的侧壁邻接。
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公开(公告)号：CN100336203C
公开(公告)日：2007-09-05
申请号：CN01819731.0
申请日：2001-11-28
Applicant: 因芬尼昂技术北美公司 , 国际商业机器公司
IPC: H01L21/8242
CPC classification number: H01L27/10894 , H01L27/10864 , H01L27/10885 , H01L27/10891
Abstract: 本发明涉及埋入式垂直动态随机存储器单元及双工作功能逻辑门。一种产生极高密度埋入式DRAM/极高性能逻辑结构的工艺，包括制造具有自我对准硅化的源极/漏极的垂直MOSFET DRAM单元以及支撑中的栅极导体双工作功能MOSFETs。
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公开(公告)号：CN1309052C
公开(公告)日：2007-04-04
申请号：CN200510051125.8
申请日：2005-02-28
Applicant: 国际商业机器公司
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L27/10894 , H01L27/10861 , H01L27/10891 , H01L2924/0002 , H01L2924/00
Abstract: 一种集成电路，包括至少一个半导体存储器阵列和逻辑电路。存储器阵列包括导电字线。逻辑电路包括具有导电栅极的逻辑晶体管。逻辑晶体管的栅极和字线由多晶硅层和金属层构成。在字线中金属层比多晶硅层厚；以及在逻辑晶体管的栅极中金属层比多晶硅层薄。
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公开(公告)号：CN1667817A
公开(公告)日：2005-09-14
申请号：CN200510051125.8
申请日：2005-02-28
Applicant: 国际商业机器公司
IPC: H01L21/8242 , H01L27/108
CPC classification number: H01L27/10894 , H01L27/10861 , H01L27/10891 , H01L2924/0002 , H01L2924/00
Abstract: 一种集成电路，包括至少一个半导体存储器阵列和逻辑电路。存储器阵列包括导电字线。逻辑电路包括具有导电栅极的逻辑晶体管。逻辑晶体管的栅极和字线由多晶硅层和金属层构成。在字线中金属层比多晶硅层厚；以及在逻辑晶体管的栅极中金属层比多晶硅层薄。
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公开(公告)号：CN1639860A
公开(公告)日：2005-07-13
申请号：CN01819731.0
申请日：2001-11-28
Applicant: 因芬尼昂技术北美公司 , 国际商业机器公司
IPC: H01L21/8242
CPC classification number: H01L27/10894 , H01L27/10864 , H01L27/10885 , H01L27/10891
Abstract: 本发明涉及埋入式垂直动态随机存储器单元及双工作功能逻辑门。一种产生极高密度埋入式DRAM/极高性能逻辑结构的工艺，包括制造具有自我对准硅化的源极/漏极的垂直MOSFET DRAM单元以及支撑中的栅极导体双工作功能MOSFETs。
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