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公开(公告)号：CN101697356A
公开(公告)日：2010-04-21
申请号：CN200910073105.9
申请日：2009-10-29
Applicant: 哈尔滨工程大学
Abstract: 本发明提供了一种调制导通电阻UMOS晶体管。包括漏区(201)、漂移区(202)、场氧化层(203)、多晶硅极板(204)、沟道区(205)、源电极(206)、栅氧化层(207)、栅电极(208)，多晶硅极板(204)与栅电极(208)连接。可以根据器件具体导通特性、击穿特性的要求来具体设定器件各区域尺寸。这种结构可在不牺牲器件耐压的前提下，同时兼顾降低漏-源导通电阻的要求。本发明与常规UMOS晶体管工艺兼容，具有很强的可实施性，更易满足功率电子系统的应用要求。
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公开(公告)号：CN101656269A
公开(公告)日：2010-02-24
申请号：CN200910072919.0
申请日：2009-09-18
Applicant: 哈尔滨工程大学
Abstract: 本发明提供的是一种具有低导通电阻的沟槽DMOS器件，该沟槽DMOS晶体管单元包括第一导电类型的衬底、第一导电类型的外延层和位于其上的体区，体区具有第二导电类型；至少一个沟槽贯穿体区并延伸进入外延层；沟槽内壁衬有隔离介质层，导电电极位于沟槽中覆盖隔离介质层；第一导电类型的源区位于邻近沟槽的体区上部；它还具有位于紧邻沟槽下端的第二导电类型掺杂区，并且所述第二导电类型掺杂区被第一导电类型掺杂区包围，第一导电类型掺杂区的掺杂浓度高于外延层。本发明提供的沟槽DMOS器件相比传统沟槽DMOS器件具有更低的导通电阻，更易满足功率电子系统的应用要求。
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公开(公告)号：CN101101877A
公开(公告)日：2008-01-09
申请号：CN200710072542.X
申请日：2007-07-20
Applicant: 哈尔滨工程大学
IPC: H01L21/336 , H01L21/28
Abstract: 本发明公开了一种沟槽栅功率半导体器件制造方法。步骤包括：提供基底材料；在基底上形成第一导电类型的外延层；在外延层内形成第二导电类型体区和沟槽；在沟槽形成弱第一导电类型区域和介质层；在具有介质层的沟槽内侧形成导电区域；在第二导电类型区域表面形成具有第一导电类型的源区；在第二导电类型体区表面形成具有更高掺杂浓度的第二导电类型体接触区；在具有介质层和导电区域的沟槽顶部形成钝化层盖帽；在源区和接触区表面形成扩散阻挡层；最后在形成结构表面形成良好的电接触。本发明在无需额外的掩膜版和复杂工序情况下，能够灵活地控制器件的阈值电压，改善器件槽底区域栅氧化物层的击穿强度以及提高器件的电接触可靠性。
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公开(公告)号：CN1945799A
公开(公告)日：2007-04-11
申请号：CN200610150978.1
申请日：2006-11-01
Applicant: 哈尔滨工程大学
IPC: H01L21/28 , H01L21/3213 , H01L21/768
Abstract: 本发明提供了一种半导体器件铜电极的图形化方法，本发明是在半导体基底上生长扩散阻挡层，并在扩散阻挡层上生长Cu膜或Cu合金膜。将所得半导体基片在保护性气氛中退火处理，然后缓慢降至室温。在铜膜上旋涂光刻胶，经光刻工序处理后，将附有图形的待腐蚀半导体基片浸入控制在一定温度范围内的腐蚀液中腐蚀。然后，将取出的半导体基片用去离子水冲洗干净，放入剥离液中去胶，然后依次经三氯乙烯和甲醇处理。采用本发明所提供的方法操作简单、成本低廉，无需特殊工艺和特殊设备、生产效率高、适用于制造半导体器件常用的金属电极特别是Cu电极或Cu合金电极，易于推广使用。
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公开(公告)号：CN102903757B
公开(公告)日：2015-07-22
申请号：CN201210407235.3
申请日：2012-10-23
Applicant: 哈尔滨工程大学
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供的是一种利用侧墙工艺的SOI MOSFET体接触形成方法。包括一个经过刻蚀形成底层半导体衬底1；在底层半导体衬底（1）上的左面隐埋氧化层6（A）和右面隐埋氧化层6（B）；顶部硅膜（7）；在顶部硅膜（7）上生长栅氧化层（8）；一个位于栅氧化层（8）上的多晶硅栅极（9）；其特征是：体接触（11）引出端位于两个处在不同高度的底层半导体衬底（1）水平面之间。本发明提供一种能够将中性体区中多余的空穴导出，实现抗浮体效应，同时还防止自加热效应的产生的SOI MOSFET体接触结构；还提供一种简化制造流程，降低制作成本，提高器件可靠性的SOI MOSFET体接触结构的形成方法。
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Patent Agency Ranking
公开(公告)号：CN103594523A
公开(公告)日：2014-02-19
申请号：CN201310547265.9
申请日：2013-11-07
Applicant: 哈尔滨工程大学
IPC: H01L29/872
CPC classification number: H01L29/872 , H01L29/0634
Abstract: 本发明公开了一种双层超结肖特基二极管，其中，功率肖特基器件的漂移区采用双层超结结构，通过该结构，在不明显损失器件正向特性的前提下，很好改善了普通超结肖特基二极管的反向击穿特性与电荷不平衡之间的关系，而且极大的改善了器件的反向恢复特性，降低了器件的输出电容，有效地降低了器件的功耗。
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公开(公告)号：CN103500760A
公开(公告)日：2014-01-08
申请号：CN201310454462.6
申请日：2013-09-29
Applicant: 哈尔滨工程大学
CPC classification number: H01L29/0642 , H01L29/7836
Abstract: 本发明公开了一种体硅MOSFET结构。该结构包括：p+层（2）和n-层（3）；其中，所述p+层（2）和所述n-层（3）直接接触，n-层使用宽禁带的6H-SiC材料。该结构提高了体硅结构的抗辐照能力。相对于SOI技术而言，该结构改善了自加热效应，消除了总剂量效应，降低了成本。
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公开(公告)号：CN102903757A
公开(公告)日：2013-01-30
申请号：CN201210407235.3
申请日：2012-10-23
Applicant: 哈尔滨工程大学
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供的是一种利用侧墙工艺的SOI MOSFET体接触形成方法。包括一个经过刻蚀形成底层半导体衬底1；在底层半导体衬底（1）上的左面隐埋氧化层6（A）和右面隐埋氧化层6（B）；顶部硅膜（7）；在顶部硅膜（7）上生长栅氧化层（8）；一个位于栅氧化层（8）上的多晶硅栅极（9）；其特征是：体接触（11）引出端位于两个处在不同高度的底层半导体衬底（1）水平面之间。本发明提供一种能够将中性体区中多余的空穴导出，实现抗浮体效应，同时还防止自加热效应的产生的SOI MOSFET体接触结构；还提供一种简化制造流程，降低制作成本，提高器件可靠性的SOI MOSFET体接触结构的形成方法。
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公开(公告)号：CN102222701A
公开(公告)日：2011-10-19
申请号：CN201110170815.0
申请日：2011-06-23
Applicant: 哈尔滨工程大学
IPC: H01L29/872 , H01L29/06
CPC classification number: H01L29/872 , H01L29/0619
Abstract: 本发明提供的是一种沟槽结构肖特基器件。包括阳极电极(1)、二氧化硅层(2)、P+保护环(3)、肖特基接触(4)、P型掺杂区域(5)、N型漂移区(6)、N+衬底区(7)、阴极电极(8)，在N型漂移区(6)内刻蚀有沟槽结构，在沟槽中先形成P型掺杂区域(5)，然后进行肖特基金属溅射形成沟槽内的肖特基接触部分。本发明在普通SBD结构中的漂移区中刻蚀沟槽先形成P型掺杂区，而后溅射肖特基金属与N型漂移区形成肖特基接触。在不牺牲器件反向特性的情况下，提高肖特基器件的正向导通电流。本发明实施工艺与结势垒控制肖特基二极管JBS工艺兼容，容易实现，且更能满足现代功率电子系统的要求。
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公开(公告)号：CN102064199A
公开(公告)日：2011-05-18
申请号：CN201010556115.0
申请日：2010-11-23
Applicant: 哈尔滨工程大学
IPC: H01L29/812
Abstract: 本发明提供的是一种自对准内嵌肖特基结的功率半导体场效应晶体管。包括漏区、漂移区、栅氧化层、栅电极、场氧化层、沟道区、侧壁氧化层、阳极和源电极；在漏区之上形成位于基底上的漂移区掺杂层；在所述掺杂层上形成栅极区，栅极区包括栅氧化层、栅电极与场氧化层；在所述掺杂层之上形成位于栅极区两侧的侧壁氧化层；在所述掺杂层之上形成位于栅极区两侧的源极区，源极区包括沟道区、阳极与源电极；阳极与漂移区形成肖特基接触，其中阳极与源电极短接。本发明与常规功率MOSFET晶体管工艺兼容，具有很强的可实施性，更易满足功率电子系统的应用要求。
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