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公开(公告)号：CN111129293B
公开(公告)日：2024-01-30
申请号：CN201911039176.7
申请日：2019-10-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 马礼修 , 林仲德 , 荷尔本·朵尔伯斯 , 马库斯·约翰内斯·亨里克斯·凡·达尔
Abstract: 本申请的一些实施例涉及集成芯片，包括存储器件。存储器件包括设置在半导体衬底上的底部电极。上部电极设置在底部电极上。插入式金属/介电结构夹在底部电极和上部电极之间。插入式金属/介电结构包括在底部电极上方的下介电层、在下介电层上方的上介电层以及将上介电层与下介电层分开的第一金属层。本申请的实施例提供了集成芯片以及用于形成集成芯片的方法。
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公开(公告)号：CN110875430B
公开(公告)日：2023-09-26
申请号：CN201910306008.3
申请日：2019-04-16
Applicant: 台湾积体电路制造股份有限公司
Inventor： 堤姆斯·文森 , 马库斯·约翰内斯·亨里克斯·凡·达尔 , 荷尔本·朵尔伯斯 , 麦特西亚斯·帕斯拉克
Abstract: 本发明的实施例提供了一种形成全环栅(GAA)FET的方法以及具有GAA FET的半导体器件。在形成全环栅场效应晶体管(GAA FET)的方法中，在衬底上方形成底部支撑层，并且在底部支撑层上方设置第一组碳纳米管(CNT)。在第一组CNT和底部支撑层上方形成第一支撑层，从而使得第一组CNT嵌入到第一支撑层中。在第一支撑层上方设置第二组碳纳米管(CNT)。在第二组CNT和第一支撑层上方形成第二支撑层，从而使得第二组CNT嵌入到第二支撑层中。通过至少图案化第一支撑层和第二支撑层来形成鳍结构。
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公开(公告)号：CN111199886B
公开(公告)日：2022-11-01
申请号：CN201911055398.8
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
Inventor： 马库斯·约翰内斯·亨里克斯·凡·达尔 , 荷尔本·朵尔伯斯
IPC: H01L21/34 , H01L21/77 , H01L29/786 , H01L27/12
Abstract: 半导体器件包括电源开关电路和逻辑电路。半导体器件包括第一介电层和形成在第一介电层上的薄膜晶体管(TFT)。TFT包括半导体纳米片，包裹半导体纳米片的沟道区域的栅极介电层，以及形成在栅极介电层上的栅电极层。半导体纳米片由氧化物半导体材料制成。本发明的实施例还涉及制造半导体器件的方法。
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公开(公告)号：CN110416158B
公开(公告)日：2022-06-03
申请号：CN201811381333.8
申请日：2018-11-20
Applicant: 台湾积体电路制造股份有限公司
Inventor： 布兰丁·迪里耶 , 戈本·多恩伯斯 , 马库斯·约翰内斯·亨里克斯·凡·达尔 , 马丁·克里斯多夫·霍兰德
IPC: H01L21/8234 , H01L21/336 , H01L27/088 , H01L29/78
Abstract: 在制造半导体器件的方法中，在层间介电层中形成开口，从而使得源极/漏极区域暴露在开口中。形成第一半导体层以完全覆盖开口内的暴露的源极/漏极区域。实施加热工艺以使第一半导体层的上表面基本变平。在第一半导体层上方形成导电接触层。本发明的实施例还涉及半导体器件。
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公开(公告)号：CN110416158A
公开(公告)日：2019-11-05
申请号：CN201811381333.8
申请日：2018-11-20
Applicant: 台湾积体电路制造股份有限公司
Inventor： 布兰丁·迪里耶 , 戈本·多恩伯斯 , 马库斯·约翰内斯·亨里克斯·凡·达尔 , 马丁·克里斯多夫·霍兰德
IPC: H01L21/8234 , H01L21/336 , H01L27/088 , H01L29/78
Abstract: 在制造半导体器件的方法中，在层间介电层中形成开口，从而使得源极/漏极区域暴露在开口中。形成第一半导体层以完全覆盖开口内的暴露的源极/漏极区域。实施加热工艺以使第一半导体层的上表面基本变平。在第一半导体层上方形成导电接触层。本发明的实施例还涉及半导体器件。
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Patent Agency Ranking
公开(公告)号：CN112242489A
公开(公告)日：2021-01-19
申请号：CN202010041201.1
申请日：2020-01-15
Applicant: 台湾积体电路制造股份有限公司
Inventor： 麦特西亚斯·帕斯拉克 , 马库斯·约翰内斯·亨里克斯·凡·达尔 , 堤姆斯·文森 , 乔治·瓦伦提斯
Abstract: 在形成全环栅场效应晶体管(GAA FET)的方法中，形成鳍结构。鳍结构包括多个堆叠结构，每个堆叠结构包括介电层、位于介电层上方的CNT、位于CNT上方的支撑层。在鳍结构上方形成牺牲栅极结构，形成隔离绝缘层，通过图案化隔离绝缘层来形成源极/漏极开口，从源极/漏极开口中的多个堆叠结构的每个去除支撑层，并且在源极/漏极开口中形成源极/漏极接触层。形成源极/漏极接触件，使得源极/漏极接触件仅与CNT的部分直接接触，并且介电层的部分设置在源极/漏极接触件与CNT之间。本发明的实施例还涉及具有全环栅场效应晶体管的半导体器件。
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公开(公告)号：CN111261699A
公开(公告)日：2020-06-09
申请号：CN201911205242.3
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 乔治斯·威廉提斯 , 荷尔本·朵尔伯斯 , 马库斯·约翰内斯·亨里克斯·凡·达尔
IPC: H01L29/10 , H01L29/161 , H01L29/78 , H01L21/336
Abstract: 一种半导体器件包括全环栅场效应晶体管(GAA FET)。GAA FET包括由第一半导体材料制成的沟道区，该沟道区设置在由第二半导体材料制成的底部鳍层上方，以及由第三半导体材料制成的源极/漏极区。第一半导体材料是Si1-xGex，其中0.9≤x≤1.0，并且第二半导体材料是Si1-yGey，其中y＜x并且0.3≤y≤0.7。本发明的实施例还涉及半导体器件的制造方法。
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公开(公告)号：CN111199886A
公开(公告)日：2020-05-26
申请号：CN201911055398.8
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
Inventor： 马库斯·约翰内斯·亨里克斯·凡·达尔 , 荷尔本·朵尔伯斯
IPC: H01L21/34 , H01L21/77 , H01L29/786 , H01L27/12
Abstract: 半导体器件包括电源开关电路和逻辑电路。半导体器件包括第一介电层和形成在第一介电层上的薄膜晶体管(TFT)。TFT包括半导体纳米片，包裹半导体纳米片的沟道区域的栅极介电层，以及形成在栅极介电层上的栅电极层。半导体纳米片由氧化物半导体材料制成。本发明的实施例还涉及制造半导体器件的方法。
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公开(公告)号：CN111129293A
公开(公告)日：2020-05-08
申请号：CN201911039176.7
申请日：2019-10-29
Applicant: 台湾积体电路制造股份有限公司
Inventor： 马礼修 , 林仲德 , 荷尔本·朵尔伯斯 , 马库斯·约翰内斯·亨里克斯·凡·达尔
Abstract: 本申请的一些实施例涉及集成芯片，包括存储器件。存储器件包括设置在半导体衬底上的底部电极。上部电极设置在底部电极上。插入式金属/介电结构夹在底部电极和上部电极之间。插入式金属/介电结构包括在底部电极上方的下介电层、在下介电层上方的上介电层以及将上介电层与下介电层分开的第一金属层。本申请的实施例提供了集成芯片以及用于形成集成芯片的方法。
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公开(公告)号：CN110875430A
公开(公告)日：2020-03-10
申请号：CN201910306008.3
申请日：2019-04-16
Applicant: 台湾积体电路制造股份有限公司
Inventor： 堤姆斯·文森 , 马库斯·约翰内斯·亨里克斯·凡·达尔 , 荷尔本·朵尔伯斯 , 麦特西亚斯·帕斯拉克
Abstract: 本发明的实施例提供了一种形成全环栅(GAA)FET的方法以及具有GAA FET的半导体器件。在形成全环栅场效应晶体管(GAA FET)的方法中，在衬底上方形成底部支撑层，并且在底部支撑层上方设置第一组碳纳米管(CNT)。在第一组CNT和底部支撑层上方形成第一支撑层，从而使得第一组CNT嵌入到第一支撑层中。在第一支撑层上方设置第二组碳纳米管(CNT)。在第二组CNT和第一支撑层上方形成第二支撑层，从而使得第二组CNT嵌入到第二支撑层中。通过至少图案化第一支撑层和第二支撑层来形成鳍结构。
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