公开(公告)号：CN102148148B

公开(公告)日：2013-06-19

申请号：CN201010239321.9

申请日：2010-07-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  郑光茗 ,  叶炅翰

IPC: H01L21/28 ,  H01L21/336 ,  H01L21/8238

CPC classification number: H01L21/823842 ,  H01L21/28088 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/7833 ,  H01L29/7834

Abstract: 本发明公开了一种半导体装置和集成电路装置的制造方法，该方法包括：提供一基板；形成一高介电常数介电层于基板上；形成一第一顶盖层于高介电常数介电层上；形成一第二顶盖层于第一顶盖层上，其中第二顶盖层与第一顶盖层不同；形成一虚置栅极层于第二顶盖层上；实施一图案化工艺以形成一栅极堆叠，其包括高介电常数介电层、第一和第二顶盖层、和虚置栅极层；从栅极堆叠移除虚置栅极层，因而形成一开口露出所述第二顶盖层；以及将一第一金属和一第二金属填入所述开口中，所述第一金属位于露出的第二顶盖层上，第二金属位于第一金属上，其中第一金属层与第二金属层不同，且具有适合于所述半导体装置的功函数。本发明可消除填隙问题。

公开(公告)号：CN101789368B

公开(公告)日：2012-02-01

申请号：CN200910169144.9

申请日：2009-09-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 叶炅翰 ,  徐振斌 ,  吴明园 ,  郑光茗 ,  庄学理

IPC: H01L21/28 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L29/42376 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28105 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6659

Abstract: 本发明提供一种半导体元件及其制造方法，该方法包括提供含有伪栅极结构形成于其上的基底，移除伪栅极结构形成沟槽，形成第一金属层在基底之上，填充沟槽的一部分，形成保护层在沟槽剩余的部分内，移除第一金属层未受到保护的部分，从沟槽内移除保护层，以及形成第二金属层在基底之上以填充沟槽。本发明可实施后栅极工艺形成金属栅极结构，将沟槽开口处(例如顶部开口)的金属膜的突出物移除而减少。因此，后续沉积的填充金属层可以轻易地完全填充在沟槽内，形成金属栅极结构。因此，即使元件尺寸持续缩减至先进技术世代(例如45nm或以下)，仍可以降低和/或消除在金属栅极结构内形成空隙的风险。

公开(公告)号：CN102148148A

公开(公告)日：2011-08-10

申请号：CN201010239321.9

申请日：2010-07-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  郑光茗 ,  叶炅翰

IPC: H01L21/28 ,  H01L21/336 ,  H01L21/8238

CPC classification number: H01L21/823842 ,  H01L21/28088 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/7833 ,  H01L29/7834

Abstract: 本发明公开了一种半导体装置和集成电路装置的制造方法，该方法包括：提供一基板；形成一高介电常数介电层于基板上；形成一第一顶盖层于高介电常数介电层上；形成一第二顶盖层于第一顶盖层上，其中第二顶盖层与第一顶盖层不同；形成一虚置栅极层于第二顶盖层上；实施一图案化工艺以形成一栅极堆叠，其包括高介电常数介电层、第一和第二顶盖层、和虚置栅极层；从栅极堆叠移除虚置栅极层，因而形成一开口露出所述第二顶盖层；以及将一第一金属和一第二金属填入所述开口中，所述第一金属位于露出的第二顶盖层上，第二金属位于第一金属上，其中第一金属层与第二金属层不同，且具有适合于所述半导体装置的功函数。本发明可消除填隙问题。

公开(公告)号：CN101789368A

公开(公告)日：2010-07-28

申请号：CN200910169144.9

申请日：2009-09-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 叶炅翰 ,  徐振斌 ,  吴明园 ,  郑光茗 ,  庄学理

IPC: H01L21/28 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L29/42376 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28105 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6659

Abstract: 本发明提供一种半导体元件及其制造方法，该方法包括提供含有伪栅极结构形成于其上的基底，移除伪栅极结构形成沟槽，形成第一金属层在基底之上，填充沟槽的一部分，形成保护层在沟槽剩余的部分内，移除第一金属层未受到保护的部分，从沟槽内移除保护层，以及形成第二金属层在基底之上以填充沟槽。本发明可实施后栅极工艺形成金属栅极结构，将沟槽开口处(例如顶部开口)的金属膜的突出物移除而减少。因此，后续沉积的填充金属层可以轻易地完全填充在沟槽内，形成金属栅极结构。因此，即使元件尺寸持续缩减至先进技术世代(例如45nm或以下)，仍可以降低和/或消除在金属栅极结构内形成空隙的风险。

公开(公告)号：CN101677087A

公开(公告)日：2010-03-24

申请号：CN200910169148.7

申请日：2009-09-11

Applicant: 台湾积体电路制造股份有限公司

Inventor： 叶炅翰 ,  钟昇镇 ,  郑光茗 ,  庄学理

IPC: H01L21/8238 ,  H01L21/28

CPC classification number: H01L21/823842 ,  H01L21/28088 ,  H01L29/517 ,  H01L29/66545

Abstract: 本发明提供一种半导体元件的制法，包括以下步骤：形成具有第一晶体管与第二晶体管的半导体基材，其中第一晶体管具有第一虚设栅极的第一栅极结构，第二晶体管具有第二虚设栅极的第二栅极结构；移除第一与第二虚设栅极，以分别形成第一与第二沟槽；形成第一金属层以部分填充第一与第二沟槽；移除于第一沟槽中的第一金属层；形成第二金属层，以部分填充第一与第二沟槽；形成第三金属层，以部分填充第一与第二沟槽；实施热处理工艺，以回焊(reflow)第二金属层与第三金属层；以及形成第四金属层，以填充第一与第二沟槽的剩余部分。本发明提供CMOS制作流程中简单且有效方法，用以调整NMOS元件和PMOS元件的金属栅极的功函数。

公开(公告)号：CN103985696A

公开(公告)日：2014-08-13

申请号：CN201310184704.4

申请日：2013-05-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余振华 ,  侯上勇 ,  邱文智 ,  洪瑞斌 ,  叶德强 ,  叶炅翰

IPC: H01L23/522 ,  H01L23/31 ,  H01L21/56 ,  H01L21/768

CPC classification number: H01L21/78 ,  H01L21/4853 ,  H01L21/565 ,  H01L23/5223 ,  H01L23/525 ,  H01L24/19 ,  H01L24/96 ,  H01L24/97 ,  H01L25/50 ,  H01L27/1255 ,  H01L27/3276 ,  H01L28/40 ,  H01L28/60 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/97 ,  H01L2924/181 ,  H01L2924/18162 ,  H01L2924/19041 ,  H01L2924/19104 ,  H01L2224/82 ,  H01L2924/00

Abstract: 本发明公开了具有金属-绝缘体-金属电容器的封装件及其制造方法。具体来说，本发明公开了一种封装件包括芯片，该芯片具有在第一聚合物层中形成的金属-绝缘体-金属(MIM)电容器和在MIM电容器上形成的金属柱。模塑料围绕芯片，第二聚合物层在芯片和模塑料上形成，第三聚合物层在第二聚合物层上形成，互连结构在第二聚合物层和第三聚合物层之间形成并且与金属柱和MIM电容器电连接，并且凸块在互连结构的上方形成并且与互连结构电连接。

公开(公告)号：CN103633011A

公开(公告)日：2014-03-12

申请号：CN201310390288.3

申请日：2009-04-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴明园 ,  郑光茗 ,  叶炅翰 ,  庄学理 ,  梁孟松

IPC: H01L21/762

CPC classification number: H01L21/76883 ,  H01L21/76229

Abstract: 本发明提供一种集成电路结构的形成方法，该方法包括下列步骤:提供一半导体基底;形成多个图案化元件于半导体基底上，其中图案化元件之间具有沟槽;以第一填沟材料填入该沟槽，其中第一填沟材料具有第一上表面，其高于图案化元件的上表面;进行第一平坦化以降低第一填沟材料的第一上表面，直到露出图案化元件的上表面;沉积第二填沟材料，其中第二填沟材料具有第二上表面，其高于图案化元件的上表面;以及，进行第二平坦化以降低第二填沟材料的第二上表面，直到露出图案化元件的上表面。本发明的方法可明显降低，甚至完全消除碟化效应与空洞。

公开(公告)号：CN101656205B

公开(公告)日：2013-07-24

申请号：CN200910161763.3

申请日：2009-08-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  郑光茗 ,  叶炅翰 ,  吴明园 ,  梁孟松

IPC: H01L21/28 ,  H01L29/78 ,  H01L29/423 ,  H01L21/336

CPC classification number: H01L29/78 ,  H01L21/28114 ,  H01L29/42376 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66606 ,  H01L29/7833

Abstract: 本发明公开了一种利用后栅极工艺形成金属栅极的方法。沟槽形成在衬底上，修正沟槽的轮廓从而在沟槽的开口处提供第一宽度以及在沟槽的底部提供第二宽度。该轮廓可以通过包括锥形侧壁形成。金属栅极可以形成在具有修正轮廓的沟槽中。并且本发明还提供了一种包括栅极结构的半导体器件，该栅极结构的栅极顶部宽度大于栅极底部宽度。

公开(公告)号：CN101673740B

公开(公告)日：2011-08-17

申请号：CN200910151005.3

申请日：2009-07-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 庄学理 ,  郑光茗 ,  叶炅翰 ,  梁孟松 ,  李后儒 ,  吴明园 ,  李宗吉

IPC: H01L27/06 ,  H01L21/8248 ,  H01L21/28 ,  H01L21/71

CPC classification number: H01L21/8249 ,  H01L27/0623 ,  H01L27/0629 ,  H01L27/0635

Abstract: 本发明提供一种半导体元件及其制造方法，该半导体元件包括半导体基底具有第一区和第二区，晶体管形成于第一区内且具有金属栅极，隔绝结构形成第二区内，至少一结元件邻近第二区的隔绝结构设置，以及阻挡结构形成于第二区的隔绝结构之上。本发明可以有效地降低前段工艺的复杂度以及前段工艺的缺陷数。此外，可改善P沟道场效应晶体管的迁移率至增加27％。本发明包含研磨阻挡结构以避免或降低化学机械研磨工艺过度研磨的风险，以及避免或降低平面有源区受到损害。

公开(公告)号：CN101661936A

公开(公告)日：2010-03-03

申请号：CN200910170465.0

申请日：2009-08-26

Applicant: 台湾积体电路制造股份有限公司

Inventor： 叶炅翰 ,  吴明园 ,  郑光茗 ,  庄学理 ,  梁孟松

IPC: H01L27/088 ,  H01L27/092 ,  H01L23/528 ,  H01L21/8234 ,  H01L21/8238 ,  H01L21/768 ,  H01L21/28

CPC classification number: H01L29/66606 ,  H01L21/823814 ,  H01L21/823871

Abstract: 本发明提供一半导体装置及其制造方法，该装置包含一形成在基材上的晶体管，此晶体管具有一栅极堆叠，其包含形成在基材上的一金属栅极、一高介电常数介电质及一双重第一接触结构。该双重第一接触结构包括一第一接触元件、一位于该第一接触元件上的第二接触元件及一形成于该第二接触元件的侧壁及底部的金属阻挡层，该金属阻挡层连接该第一接触元件至该第二接触元件。本发明可轻易地与现有的化学机械研磨流程做整合并能进一步的应用于未来及先进的技术。此外，此方法及装置可帮助减少基材中图案密度较小的区域(与基材中其他区域或其他凹陷的区域相比)遭到侵蚀的风险。因此，形成此大致上平坦的平面可改善半导体装置的工艺。