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公开(公告)号：CN103414430B
公开(公告)日：2015-07-08
申请号：CN201310346790.4
申请日：2013-08-09
Applicant: 北京控制工程研究所
Abstract: 一种减小帆板驱动线路主备份磁耦合的方法，在太阳帆板驱动装置的主份驱动线路、备份驱动线路以及太阳帆板驱动装置的各单相电机绕组之间增加线路切换继电器组和绕组切换继电器组，其中线路切换继电器组用于切换电机绕组使用主份驱动线路还是使用备份驱动线路，绕组切换继电器组用于切换电机使用主份绕组还是备份绕组。本发明方法通过引入切换电路，彻底解决了主备份线路间耦合的影响，实现严格冷备份目标，并且通过切换控制，使帆板驱动线路驱动电机绕组工作具有四种驱动模式，在任一单份驱动线路故障和任一单份电机绕组断路故障同时出现时，仍能保证电机正常工作，大大提高了产品可靠性。
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公开(公告)号：CN104268078A
公开(公告)日：2015-01-07
申请号：CN201410492013.5
申请日：2014-09-23
Applicant: 北京控制工程研究所
IPC: G06F11/36
Abstract: 本发明公开了一种基于参数化IP测试用例集合的芯片自动化验证方法，采用传统验证方法加入IP测试用例的测试激励来实现，步骤如下：设计构成芯片的每个IP的测试用例集合；对构成芯片的每个IP的参数进行配置；根据IP在芯片设计时的参数定义配置相应的测试用例集合；基于配置后的测试用例集合对芯片中每个IP进行测试，以验证设计的正确性。本发明实现简单并且大幅减少了针对同一IP重新编写测试用例的开销，提升了基于IP构建的芯片验证的效率。
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公开(公告)号：CN104202513A
公开(公告)日：2014-12-10
申请号：CN201410306767.7
申请日：2014-06-30
Applicant: 北京控制工程研究所
IPC: H04N5/232
Abstract: 一种基于FPGA的通用多模式图像预处理方法，步骤如下：处理器设置预处理电路的存图模式，共有原图模式、自适应灰度加权滤波模式和窗口模式三种；原图模式：依据行场信号，将数据顺次存入片外存储器；滤波模式：图像数据进行自适应梯度加权滤波后，仅将像素大于0的有效像元的原始灰度值、滤波灰度值及行、列位置信息进行存储；开窗模式：进行窗口截取处理，每帧图像数据的第一字节为窗口编号，第二字节为行编号，后续字节为像元数据；依据窗口编号和行编号计算该行首个像元存储位置，然后以该地址为首地址存储后续像元数据。本发明提高了图像预处理电路的存储效率，提升了系统处理运算性能。
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公开(公告)号：CN103414430A
公开(公告)日：2013-11-27
申请号：CN201310346790.4
申请日：2013-08-09
Applicant: 北京控制工程研究所
Abstract: 一种减小帆板驱动线路主备份磁耦合的方法，在太阳帆板驱动装置的主份驱动线路、备份驱动线路以及太阳帆板驱动装置的各单相电机绕组之间增加线路切换继电器组和绕组切换继电器组，其中线路切换继电器组用于切换电机绕组使用主份驱动线路还是使用备份驱动线路，绕组切换继电器组用于切换电机使用主份绕组还是备份绕组。本发明方法通过引入切换电路，彻底解决了主备份线路间耦合的影响，实现严格冷备份目标，并且通过切换控制，使帆板驱动线路驱动电机绕组工作具有四种驱动模式，在任一单份驱动线路故障和任一单份电机绕组断路故障同时出现时，仍能保证电机正常工作，大大提高了产品可靠性。
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公开(公告)号：CN105357147B
公开(公告)日：2018-12-21
申请号：CN201510859856.9
申请日：2015-11-30
Applicant: 北京控制工程研究所
IPC: H04L12/861 , H04L12/863 , H04L12/24 , G06F15/173
Abstract: 一种高速高可靠的片上网络适配单元，包括资源接口模块、DMA控制模块、数据同步模块、网络接口模块；资源接口模块产生接收使能、发送使能，DMA控制模块进行接收使能时，控制数据同步模块、网络接口模块进行数据接收，进行发送使能时，控制数据同步模块、网络接口模块进行数据发送，数据同步模块进行接收使能时允许网络接口模块写入数据并送至接收缓冲区，进行发送使能时允许网络接口模块从发送缓冲区读取数据并发送，网络接口模块进行接收使能时收到网络数据包后送至数据同步模块，进行发送使能时读取数据形成网络数据包发送至片上路由器。本发明解决了异步时钟域间任意长度数据包高速传输的瓶颈问题，提高了系统实时性。
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Patent Agency Ranking
公开(公告)号：CN106445659A
公开(公告)日：2017-02-22
申请号：CN201610814726.8
申请日：2016-09-09
Applicant: 北京控制工程研究所
IPC: G06F9/48
CPC classification number: G06F9/4881
Abstract: 一种空间飞行器周期性混成随机任务调度方法，基于优先级抢占、同优先级任务调度策略，在不更改空间飞行器操作系统内核任务调度策略的基础上，实现了周期任务固定时间点启动、周期内任务随机启动以及完全随机任务启动的调度方法。本发明方法在当固定时间点任务不占用CPU时，控制随机任务随时执行，直到任务在固定时间点启动运行，同时支持任务的实时加入和退出，与现有技术相比，能够有效的提高空间飞行器计算机的CPU利用率，使得操作系统不仅能保持原有任务调动策略，还具有良好的复用性、适应性和灵活性，具有很好的适用价值。
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公开(公告)号：CN105204952A
公开(公告)日：2015-12-30
申请号：CN201510521047.7
申请日：2015-08-21
Applicant: 北京控制工程研究所
IPC: G06F11/07
Abstract: 本发明提供一种多核操作系统容错管理方法，主要包括，构建n×n的核间故障检测矩阵，每个处理器核利用核间故障检测矩阵定期检测系统中其他处理器核是否发生故障；其中，每个处理器核的故障检测包括：在每个定时监测周期起始，各个处理器核在核间故障检测矩阵中各自对应的一列k中的元素设置为TRUE；在每个定时监测周期末尾，各个处理器核查看矩阵中各自对应的一行j中的元素，如果其中某一个元素ejk不为TRUE，则认为与该列对应的处理器核k可能发生了故障，最后将行j中的元素全部清零。本发明的系统每个处理器核均具备对处理器中其他核进行故障检测的能力，大大提高了系统容错能力。
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公开(公告)号：CN105024687A
公开(公告)日：2015-11-04
申请号：CN201510424158.6
申请日：2015-07-17
Applicant: 北京控制工程研究所
IPC: H03K19/0944
Abstract: 本发明涉及一种基于DICE和TMR的抗辐射触发器电路，包括时钟生成模块、数据滤波模块、第一主DICE加固模块、第二主DICE加固模块、第三主DICE加固模块、第一从DICE加固模块、第二从DICE加固模块、第三从DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器采用TMD和DICE结构混合的电路结构，与现有的触发器技术相比，大幅提升了整体电路的抗辐射性能，增强了抗单粒子翻转和单粒子瞬时脉冲的能力。
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公开(公告)号：CN103036667B
公开(公告)日：2015-08-19
申请号：CN201210516499.2
申请日：2012-11-30
Applicant: 北京控制工程研究所
IPC: H04L7/00
CPC classification number: Y02D50/10
Abstract: 一种高速串行通讯接口自适应时序校准方法，采用FPGA实现，步骤如下：将高速串行通讯接口设定为校准模式；将高速串行通讯接口收到的串行数据转换为并行数据；调整采样时钟相位或采样延时，得到最佳采样点；将最佳采样点对高速串行通讯接口进行配置；高速串行通讯接口重新将接收到的串行数据转换为并行数据；将得到的并行数据与预设值进行比对，根据比对结果调整并行数据锁存时刻，使得高速串行通讯接口接收到的并行数据与预设值一致；将得到的数据锁存时刻结果对高速串行通讯接口进行配置；将高速串行通讯接口设定为传数模式。本发明实现简单并有效降低了功耗。
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公开(公告)号：CN104579313A
公开(公告)日：2015-04-29
申请号：CN201410841843.4
申请日：2014-12-30
Applicant: 北京控制工程研究所
IPC: H03K19/177
Abstract: 本发明涉及一种基于配置帧的在轨SRAM型FPGA故障检测与修复方法，通过故障检测与修复系统实现，故障检测与修复系统包括主处理模块、配置帧回读模块、故障检测模块和配置帧纠错与恢复模块，本发明通过在高可靠芯片上实现的故障检测与修复系统，实现对SRAM型FPGA内部配置信息进行按帧的回读、校验及回写或改写，实现了配置信息帧级别的故障检测和修复，极大提高了FPGA因空间环境单粒子效应所引发的配置信息翻转问题的检测率和修复能力，为SRAM型FPGA提供了一种实现方式简单、资源消耗率低、无需软件支持的通用可靠性设计方法。
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