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公开(公告)号：CN111443577B
公开(公告)日：2023-04-07
申请号：CN202010270647.1
申请日：2020-04-08
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G03F7/20
Abstract: 本公开提供一种用于曝光设备的调整装置、方法及曝光设备。所述调整装置用于对工件台上放置的基板进行调整，所述基板表面预先被划分为多个测量区域，其包括：在光路上依次设置的光源、投影光栅、可调节反射镜、探测光栅和探测器模块；光源发出的光束经过投影光栅形成具有预设光斑图案的光束后，到达可调节反射镜；所述可调节反射镜将光束调整后照明所述工件台上放置的基板表面对应的测量区域；从所述基板表面反射的光束经所述探测光栅到达所述探测器模块；所述探测器模块根据探测到的光束信息计算调焦调平参数。该调整装置可以准确地对基板偏离量进行校正，可以减少曝光前的调焦调平时间，使得曝光设备的工作效率得到提升。
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公开(公告)号：CN115346589A
公开(公告)日：2022-11-15
申请号：CN202110517604.3
申请日：2021-05-12
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
Abstract: 本申请公开了一种存储器芯片测试的失效比特图制作方法、装置及电子设备。该方法包括：将被测试存储器芯片的每个存储库划分为第一数目个单位区域；从所述芯片中任选一个未被测试的存储库，在第一存储器中确定一存储空间，将存储空间划分为第一数目个单元；依次对被选的存储库中的各单位区域进行测试；根据在一个单位区域内检测到第一个失效比特，即在存储空间中标记出失效单元；根据被选的存储库中所有单位区域均被测试完成，转向从所述芯片中任选一未被测试的存储库，直至所述芯片中的存储库均被测试完为止；利用各失效单元构建第一失效比特图。本申请的方法大大简化了制作流程，缩短了失效比特图的制作耗时，提高了工作效率，降低了生产成本。
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公开(公告)号：CN115206970A
公开(公告)日：2022-10-18
申请号：CN202110396408.5
申请日：2021-04-13
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本申请涉及一种电容器结构，包括：半导体基底；位于半导体基底上的多个存储节点接触部；每个所述存储节点接触部上设有一个半包围结构的下电极，并且每两个相对的所述半包围结构的下电极形成一对围绕上电极的下电极对；所述下电极对的两个相对的下电极和所述上电极三者之间彼此被介电层隔开。本申请中的制造方法得到的电容器及半导体器件，能够在保证电容器存储单位存储能力等器件性能前提下，有效减少制造工艺的难度，并且在简化工艺的基础上，突破了传统6F2沟槽工艺方式的限制，从而减小了电容器之间的间隙，制备得到比现有电容器更小的尺寸，提高了半导体器件的集成度。
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公开(公告)号：CN115020409A
公开(公告)日：2022-09-06
申请号：CN202110245765.1
申请日：2021-03-05
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/108 , H01L21/768
Abstract: 本发明涉及半导体技术领域，尤其涉及一种半导体器件的制造方法，包括：在衬底上依次形成第一硬掩模和第二硬掩模，衬底包括第一区域和第二区域，第一区域包括第一图形化结构；在第二区域上形成光刻胶图案，以光刻胶图案为掩模对第二区域进行刻蚀，以在第二区域形成第二图形化结构；在第二图形化结构上形成氧化隔离层；去除第二硬掩模；通过增加掩模的方式，在形成第二图形化结构时，尽管消耗第二图形化结构上方的第二硬掩模，可去除第一图形化结构上的第二硬掩模，使第一图形化结构上的第一硬掩模的高度与第二图形化结构上的第一硬掩模的高度相等，以改善图形化侵蚀缺陷，以便于后续工艺的进行。
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公开(公告)号：CN115019873A
公开(公告)日：2022-09-06
申请号：CN202110245776.X
申请日：2021-03-05
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G11C29/56
Abstract: 本申请公开了一种测试元件组及测试方法，测试元件组包括：多个输出驱动器，每个输出驱动器的IO节点端与存储器的一个数据IO端电性连接，用于测试数据IO端输出信号质量，每个输出驱动器包括上拉驱动器和下拉驱动器；上拉驱动器包括多个P型晶体管，下拉驱动器包括多个N型晶体管。通过设计多个输出驱动器分别与存储器的DQ端电连接，由存储器的DQ端分别输入高电平和低电平，并选择性导通输出驱动器中的不同晶体管，从而可测量得到多个电流值，由于这些电流值能反映单个DQ端的输出信号质量，从而可精准判断出单个DQ端输出信号质量好坏，且本申请在TEG阶段便能很早的检测出芯片问题，以进行芯片端面修正，节省测试费用与时间。
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Patent Agency Ranking
公开(公告)号：CN114975093A
公开(公告)日：2022-08-30
申请号：CN202110218741.7
申请日：2021-02-24
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/033 , H01L21/3213
Abstract: 本发明公开一种蜂窝状结构的刻蚀方法，涉及半导体器件制备技术领域，以简化工艺步骤，节省制造成本，得到具有七个柱体的蜂窝状结构。蜂窝状结构的刻蚀方法包括：提供一衬底。在所述衬底上形成双层硬掩模结构。采用两次光刻工艺对所述双层硬掩模结构进行处理，获得交错分布的第一图案结构和第二图案结构，所述第一图案结构和所述第二图案结构围合形成多个六边形结构。使用自对准工艺在每个所述六边形结构的中心处形成第三图案结构，得到蜂窝状结构。本发明提供的蜂窝状结构的刻蚀方法用于制备蜂窝状结构。
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公开(公告)号：CN114967346A
公开(公告)日：2022-08-30
申请号：CN202110205894.8
申请日：2021-02-24
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: G03F7/16
Abstract: 本申请属于半导体加工技术领域，具体涉及一种光刻胶涂布方法，光刻胶涂布方法包括：将半导体晶圆放置在装载台上并使半导体晶圆的圆心位于光刻胶喷嘴的正下方；控制装载台带动半导体晶圆旋转，控制光刻胶喷嘴向半导体晶圆的圆心处喷涂光刻胶；控制光刻胶喷嘴的喷涂速率逐渐增加，且当光刻胶喷嘴的喷涂速率达到第一预设值后，控制光刻胶喷嘴的喷涂速率逐渐减小直到半导体晶圆完成喷涂。根据本申请的光刻胶涂布方法，由于半导体晶圆的喷涂初期需要大量的光刻胶，而随着半导体晶圆上被喷涂面积的增加，需要的光刻胶量逐渐减小，本申请通过合理的控制光刻胶喷嘴的喷涂速率，以此减少光刻胶的浪费量。
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公开(公告)号：CN114864385A
公开(公告)日：2022-08-05
申请号：CN202110157406.0
申请日：2021-02-04
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/027 , G03F7/16 , G03F7/42
Abstract: 本发明公开了一种晶圆加工方法，该方法包括：提供晶圆，在所述晶圆表面的边缘区域形成第一光刻胶；在所述晶圆表面涂覆第二光刻胶，所述第二光刻胶覆盖所述第一光刻胶，所述第一光刻胶与所述第二光刻胶的性质不同；利用掩膜对所述第二光刻胶进行曝光显影，以在所述晶圆表面以及所述第一光刻胶上形成图形化的第二光刻胶；基于所述图形化的第二光刻胶以及第一光刻胶，对所述晶圆进行刻蚀，以在所述晶圆上形成与所述第一光刻胶以及所述图形化的第二光刻胶对应的图案。上述方案，有效避免了晶圆边缘图形造成缺陷，扩大了晶圆表面图形的形成范围，增加了晶圆内制备器件的有效面积，提升了半导体器件的产能。
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公开(公告)号：CN114744031A
公开(公告)日：2022-07-12
申请号：CN202110021094.0
申请日：2021-01-07
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L29/423 , H01L29/49 , H01L21/28 , H01L27/108
Abstract: 本发明公开一种掩埋沟道晶体管及其制造方法、半导体器件及电子设备，涉及半导体制造技术领域，以解决在现有关键尺寸要求下，栅堆叠性能差的问题。所述一种掩埋沟道晶体管包括：基底和栅堆叠；所述基底开设有沟槽，以及形成在所述沟槽内的栅堆叠；所述栅堆叠包括阻挡层和导电层；所述阻挡层位于所述沟槽与所述导电层之间；所述阻挡层的势垒大于预设势垒阈值，所述导电层的导电率大于预设导电率阈值。所述掩埋沟道晶体管用于制造半导体器件。本发明提供的半导体器件应用于电子设备中。
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公开(公告)号：CN114695152A
公开(公告)日：2022-07-01
申请号：CN202011561555.5
申请日：2020-12-25
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L21/62 , H01L49/02 , H01L27/108 , H01L21/8242
Abstract: 本发明提供一种半导体器件及其制备方法，提供半导体衬底，半导体衬底上形成有支撑层以及在支撑层内形成有电容柱；在支撑层的上方形成图案化的电极板，图案化的电极板包含完全包围电容柱的连接层，以及位于连接层上方的图案化的覆盖层，连接层的部分区域相对于图案化的覆盖层露出。通过在支撑层的上方形成图案化的电极板，而图案化的电极板包含完全包围电容柱的连接层，以及位于连接层上方的覆盖层，且连接层的部分区域相对于覆盖层露出。本发明实施例在降低了工艺难度的同时，仍然避免半导体器件的电容电极出现弯曲、裂纹或者抬升等现象，且可以应用于小尺寸器件的制备。
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