公开(公告)号：CN115331724A

公开(公告)日：2022-11-11

申请号：CN202110508166.4

申请日：2021-05-10

Applicant: 中国科学院微电子研究所 ,  真芯(北京)半导体有限责任公司

Inventor： 郑相贤 ,  杨红 ,  杨涛 ,  王文武 ,  李俊杰 ,  李永亮

IPC: G11C29/08

Abstract: 本发明提供一种存储器晶圆测试系统及方法，该系统包括：主处理器、第一存储器、第二存储器以及冗余处理器，其中，主处理器用于控制测试装置对待测存储器晶圆依次执行在先的一个测试类型的各测试项目，每次执行完一个测试项目，将待测存储器晶圆对应该测试项目的不良位元信息保存到第一存储器，并将不良位元信息从第一存储器拷贝到第二存储器；冗余处理器用于根据第二存储器中的不良位元信息依次获取待测存储器晶圆对应每个测试项目的不良位元数量。本发明能够减少整体测试时间，提高测试效率。

公开(公告)号：CN114093782A

公开(公告)日：2022-02-25

申请号：CN202010859056.8

申请日：2020-08-24

Applicant: 中国科学院微电子研究所 ,  真芯(北京)半导体有限责任公司

Inventor： 朴灿圭 ,  杨红 ,  杨涛 ,  王文武 ,  李俊峰 ,  李永亮

IPC: H01L21/66 ,  H01L21/768

Abstract: 本发明公开一种芯片和芯片的制造方法，涉及芯片领域，以使芯片衬底上和衬底内的裂纹都被检测到。芯片包括衬底、形成于衬底上的器件层、位于器件层上的互连层以及检测结构物，检测结构物用于检测芯片是否出现裂纹；检测结构物包括形成于衬底内的内部导电结构以及位于衬底上的外部导电结构，外部导电结构形成在内部导电结构上；其中，衬底具有中心区域以及围绕中心区域的外围区域，器件层形成在中心区域上，内部导电结构位于外围区域内，外部导电结构形成在外围区域上。本发明提供的一种芯片和芯片的制造方法用于检测芯片衬底上和衬底内的裂纹。

公开(公告)号：CN115346589A

公开(公告)日：2022-11-15

申请号：CN202110517604.3

申请日：2021-05-12

Applicant: 中国科学院微电子研究所 ,  真芯(北京)半导体有限责任公司

Inventor： 郑相贤 ,  杨红 ,  杨涛 ,  王文武 ,  陈睿 ,  李永亮

IPC: G11C29/00 ,  G11C29/56

Abstract: 本申请公开了一种存储器芯片测试的失效比特图制作方法、装置及电子设备。该方法包括：将被测试存储器芯片的每个存储库划分为第一数目个单位区域；从所述芯片中任选一个未被测试的存储库，在第一存储器中确定一存储空间，将存储空间划分为第一数目个单元；依次对被选的存储库中的各单位区域进行测试；根据在一个单位区域内检测到第一个失效比特，即在存储空间中标记出失效单元；根据被选的存储库中所有单位区域均被测试完成，转向从所述芯片中任选一未被测试的存储库，直至所述芯片中的存储库均被测试完为止；利用各失效单元构建第一失效比特图。本申请的方法大大简化了制作流程，缩短了失效比特图的制作耗时，提高了工作效率，降低了生产成本。

公开(公告)号：CN119894049A

公开(公告)日：2025-04-25

申请号：CN202510007271.8

申请日：2025-01-02

Applicant: 北京知识产权运营管理有限公司 ,  中国科学院微电子研究所

Inventor： 李永亮 ,  冯凯敏

IPC: H10D30/62 ,  H10D30/01 ,  H10D62/832 ,  B82Y30/00

Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于在环栅晶体管包括的纳米结构的材料含有锗的情况下，提高环栅晶体管的良率，利于提升环栅晶体管的工作性能。所述环栅晶体管包括半导体基底、以及设置在半导体基底上的有源结构和栅堆叠结构。有源结构包括源区、漏区和沟道区。每层纳米结构包括第一材料部、以及设置在第一材料部沿半导体基底厚度方向的至少一侧的第二材料部。第一材料部和第二材料部的材料均为含锗半导体材料，且第二材料部中的锗含量大于第一材料部中的锗含量。沿栅堆叠结构的宽度方向，第一材料部的侧壁相对于第二材料部的侧壁向内凹入。第二材料部的厚度小于等于2nm。栅堆叠结构环绕在每层纳米结构的外周。

公开(公告)号：CN119835972A

公开(公告)日：2025-04-15

申请号：CN202411767486.1

申请日：2024-12-03

Applicant: 北京知识产权运营管理有限公司 ,  中国科学院微电子研究所

Inventor： 李永亮 ,  刘昊炎 ,  孙龙雨 ,  王晓磊 ,  罗军

IPC: H10D30/62 ,  H10D30/01 ,  H10D62/17

Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于提高环栅晶体管的良率和工作性能。所述半导体器件包括：半导体基底，以及设置在半导体基底上的第一晶体管。第一晶体管的沟道区包括材料不同的第一纳米结构和第二纳米结构，第一纳米结构和第二纳米结构沿半导体基底的厚度方向交替分布，且第一晶体管的沟道区中位于底层的结构为第一纳米结构。沿第一晶体管的栅堆叠结构的长度方向，第一纳米结构的宽度小于第二纳米结构的宽度，且第二纳米结构至少设置在相邻两层第一纳米结构之间。第一晶体管的沟道区中位于底层的第一纳米结构与半导体基底间隔设置；或，第一晶体管的沟道区中位于底层的第一纳米结构与半导体基底直接接触。

公开(公告)号：CN119789497A

公开(公告)日：2025-04-08

申请号：CN202411943955.0

申请日：2024-12-26

Applicant: 中国科学院微电子研究所

Inventor： 李永亮 ,  周雨

IPC: H10D62/10 ,  H10D84/83 ,  H10D84/03 ,  H10D62/832

Abstract: 本发明公开了一种半导体器件及其制造方法，涉及半导体技术领域，用于简化制造具有不同阈值电压绝对值的至少五类环栅晶体管的制造过程，降低半导体器件的制造难度。所述半导体器件包括：半导体基底、以及设置在半导体基底上的至少五类环栅晶体管。不同类环栅晶体管沿平行于半导体基底表面的方向间隔分布。其中，不同类环栅晶体管中，不同沟道区包括的纳米结构的至少部分材料不同，且不同沟道区包括的纳米结构中材料不同的部分沿半导体基底的厚度方向交错分布。至少五类环栅晶体管中，属于至少两类环栅晶体管的不同沟道区包括的纳米结构的部分材料相同，且不同沟道区包括的纳米结构中材料相同的部分沿半导体基底的厚度方向对齐。

公开(公告)号：CN119677160A

公开(公告)日：2025-03-21

申请号：CN202411621594.8

申请日：2024-11-13

Applicant: 中国科学院微电子研究所

Inventor： 李永亮 ,  冯凯敏

IPC: H10D84/03 ,  H10D84/85

Abstract: 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，以提高半导体器件的良率。半导体器件的制造方法包括：在半导体基底上形成鳍状结构；沿半导体基底的厚度方向，鳍状结构包括第一叠层、以及位于第一叠层沿厚度方向两侧的第二叠层。形成横跨在鳍状结构上的掩膜结构。选择性去除第二牺牲层，以形成第一介质填充区域；并在第一介质填充区域内形成第一中部介质隔离层。去除未被掩膜结构覆盖的第一牺牲层、沟道层、第一中部介质隔离层、第三牺牲层和衬垫层。在位于剩余的第一中部介质隔离层下方的剩余第一牺牲层和沟道层的两侧分别形成第一源区和第一漏区。在第一源区和第一漏区上形成绝缘层。在绝缘层上分别形成第二源区和第二漏区。

公开(公告)号：CN119451169A

公开(公告)日：2025-02-14

申请号：CN202411378437.9

申请日：2024-09-29

Applicant: 北京知识产权运营管理有限公司 ,  中国科学院微电子研究所

Inventor： 李永亮 ,  刘昊炎 ,  王鑫 ,  王晓磊 ,  罗军

IPC: H10D30/62 ,  H10D30/01 ,  H10D64/27

Abstract: 本发明公开了一种环栅晶体管及其制造方法，涉及半导体技术领域，用于控制寄生沟道与源/漏区之间的漏电，提高环栅晶体管的电学性能。所述环栅晶体管包括：半导体基底、有源结构、栅堆叠结构和介质隔离结构。有源结构设置于半导体基底上。有源结构包括源/漏区、以及位于源/漏区之间的沟道区。沟道区包括设置于半导体基底上方的至少一层纳米结构。栅堆叠结构环绕在每层纳米结构的外周。介质隔离结构设置在源/漏区与半导体基底之间，且沿源/漏区的分布方向，介质隔离结构延伸至部分栅堆叠结构与半导体基底之间。所述环栅晶体管的制造方法用于制造上述环栅晶体管。

公开(公告)号：CN119230554A

公开(公告)日：2024-12-31

申请号：CN202411288783.8

申请日：2024-09-13

Applicant: 中国科学院微电子研究所

Inventor： 李永亮 ,  孙龙雨 ,  雒怀志 ,  罗军

IPC: H01L27/092 ,  H01L27/06 ,  H01L29/423 ,  H01L29/06

Abstract: 本发明公开一种半导体器件，涉及半导体技术领域，以降低栅堆叠结构之间的寄生电容，改善半导体器件的交流特性。半导体器件包括半导体基底、第一环栅晶体管、第二环栅晶体管、绝缘层、以及第一介质隔离层和第二介质隔离层。绝缘层设置在第一环栅晶体管包括的源/漏区与第二环栅晶体管包括的源/漏区之间。第一介质隔离层和第二介质隔离层交替层叠设置在第一环栅晶体管包括的沟道区和第二环栅晶体管包括的沟道区之间。第一环栅晶体管包括的栅堆叠结构和/或第二环栅晶体管包括的栅堆叠结构位于交替层叠的第一介质隔离层和第二介质隔离层的外周，交替层叠的第一介质隔离层和第二介质隔离层中位于底层和顶层的膜层均为第一介质隔离层。

公开(公告)号：CN118299380A

公开(公告)日：2024-07-05

申请号：CN202410347108.1

申请日：2024-03-25

Applicant: 中国科学院微电子研究所

Inventor： 李永亮 ,  张曦 ,  罗军

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体技术领域，用于抑制寄生沟道漏电，提高半导体器件的工作性能的同时，降低半导体器件的制造成本，简化半导体器件的制造过程。所述半导体器件包括：半导体基底，以及间隔分布在半导体基底的同一侧上的第一环栅晶体管和第二环栅晶体管。第一环栅晶体管和第二环栅晶体管的导电类型相反。第一环栅晶体管和第二环栅晶体管均包括有源结构、栅堆叠结构和外延掺杂结构。外延掺杂结构位于有源结构包括的源区、漏区和沟道区分别与半导体基底之间。第一环栅晶体管包括的外延掺杂结构与自身包括的源区和漏区的导电类型相反，第二环栅晶体管包括的至少部分外延掺杂结构与自身包括的源区和漏区的导电类型相反。