-
公开(公告)号：CN111812490A
公开(公告)日：2020-10-23
申请号：CN201910292343.2
申请日：2019-04-12
Applicant: 上海复旦微电子集团股份有限公司
IPC: G01R31/317 , G01R31/3185 , G01R31/3187
Abstract: 一种测试FPGA芯片中信号传输延时的方法，通过可编程互联线将至少一个CLB模块和至少一个I/O模块连接成环形振荡器，环形振荡器中的CLB模块的数量为奇数，CLB模块中的LUT模块配置为非门电路。本发明直接利用FPGA芯片自带的逻辑资源和互联资源进行信号传输延时测试，免去了额外的电路开销，节省了电路面积，测试方法非常灵活且准确，可以支持各个位置的测试和各种晶体管类型的测试。
-
公开(公告)号：CN109765987B
公开(公告)日：2020-07-17
申请号：CN201711067134.5
申请日：2017-11-02
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F1/3296 , G06F15/78
Abstract: 一种可编程芯片电路，包括：功能电路和背偏置电路，所述功能电路包括：一个或者多个相互耦接的功能模块，所述背偏置电路与所述功能模块耦接，适于生成背偏压信号，调节所述功能模块的工作模式，包括：背偏置模块、背偏压信号通道和背偏压信号选择模块，其中：所述背偏置模块，与所述背偏压信号通道耦接，适于生成背偏压信号；所述背偏压信号通道，与所述背偏压信号选择模块耦接，适于合成全局背偏压信号，并输出至所述背偏压信号选择模块；所述背偏压信号选择模块，与所述功能模块耦接，适于根据所述功能模块的性能需求，输出对应的全局背偏压信号，调节所述功能模块的工作模式。应用上述电路，可以通过背偏压信号，调节所述电路的工作模式。
-
公开(公告)号：CN108540129A
公开(公告)日：2018-09-14
申请号：CN201710118208.7
申请日：2017-03-01
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种含双通路压控振荡器的锁相环电路，其中的低通滤波器对电荷泵输出的电流脉冲进行滤波分别得到通路0控制电压信号和通路1控制电压信号，压控振荡器包含双通路，通路0电路的输入端连接低通滤波器输出的通路0控制电压信号，通路1电路的输入端连接低通滤波器输出的通路1控制电压信号，压控振荡器的输出端输出时钟信号。本发明减小了输出时钟上的抖动，在宽反馈分频比条件下既满足了环路稳定性需求，又满足了环路带宽基本维持不变的需求。
-
公开(公告)号：CN118627440A
公开(公告)日：2024-09-10
申请号：CN202310240603.8
申请日：2023-03-10
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/3323 , G06F30/367
Abstract: 一种UVM验证平台及验证、生成方法、装置、系统、介质、设备。所述生成方法包括：获取待验模块描述信息，所述待验模块描述信息包括：所述待验模块中数字电路的总线描述信息以及端口索引信息；基于所述总线描述信息以及端口索引信息，得到所述待验模块中数字电路的总线信息；基于所述待验模块中数字电路的总线信息，从UVM组件库中派生所需组件的类，并基于所派生的类得到相应数量的总线代理组件及其它相关组件；对所获取的组件进行实例化和连接，生成用于对所述待验模块中数字电路进行验证的UVM验证平台。采用上述方案，可以提高UVM验证平台的通用性。
-
公开(公告)号：CN118626422A
公开(公告)日：2024-09-10
申请号：CN202310233081.9
申请日：2023-03-10
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种总线数据降频电路、数据处理系统及FPGA器件。所述电路包括：状态控制器；数据缓存器，适于接收输入总线数据并进行缓存；第一输出数据寄存器，适于对所述数据缓存器输出的数据进行存储；第二输出数据寄存器，适于对第一输出数据寄存器输出的数据去冗余后存储并输出，以及对所述初始输出总线发送使能信号进行存储，并输出总线发送使能信号；其中，所述输入总线发送使能信号是基于所述输入总线时钟信号得到的，所述输出总线接收使能信号是基于所述输出总线时钟信号得到的；所述输入总线时钟信号与所述输出总线时钟信号为同源时钟信号。采用上述方案，可以在降频的同时，满足确定性延迟的要求。
-
Patent Agency Ranking
公开(公告)号：CN118539924A
公开(公告)日：2024-08-23
申请号：CN202310153286.6
申请日：2023-02-22
Applicant: 上海复旦微电子集团股份有限公司
Abstract: 一种比较器失调校正电路及方法、电子设备。所述电路包括：失调判断单元，与比较器的输出端连接，适于接收比较器输出信号，并基于所述比较器输出信号判断所述比较器是否存在失调；失调量获取单元，与所述失调判断单元连接，适于当所述比较器存在失调时，获取所述比较器在各个时钟周期的数字失调量；数字码值计算单元，与所述失调量计算单元连接，适于基于所述比较器在各个时钟周期数字失调量得到用于补偿输入失调电压的数字失调码值；数模转换单元，适于将所述数字失调码值转换为相应的模拟电压值，并利用所述模拟电压值，对所述比较器进行输入失调电压补偿。采用上述方案，可以降低比较器失调校正电路对工艺的敏感度，提高移植性。
-
公开(公告)号：CN109635466B
公开(公告)日：2023-05-23
申请号：CN201811548816.2
申请日：2018-12-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/367 , G06F30/30
Abstract: 本发明公开了一种用于可配置芯片的功能仿真方法及系统，该仿真方法包含：配置一位流文件；读取并解析位流文件，并根据位流与sram对应关系，对每个sram单元赋值；对芯片的信号端口赋值。本发明在进行功能仿真时直接操作SRAM值以取代烦琐的正常配置流程，不但节省了重复编译的时间，在实际仿真中也节省配置所需要的时间，可以明显提高仿真效率。
-
公开(公告)号：CN114519321A
公开(公告)日：2022-05-20
申请号：CN202011296205.0
申请日：2020-11-18
Applicant: 上海复旦微电子集团股份有限公司
IPC: G06F30/34
Abstract: 本申请实施例提供一种查找表电路及其配置方法。该查找表电路包括：第一至第n+1地址输入端口、进位输入端口、进位输出端口、第一输出端口和第二输出端口、五个多路选择器、二个n输入查找表和二个加法器等。通过控制多路选择器的输出，该查找表电路可以选择性地应用为二个n输入查找表、一个n+1输入查找表以及算数进位逻辑模块。
-
公开(公告)号：CN108511029B
公开(公告)日：2022-04-05
申请号：CN201710099765.9
申请日：2017-02-23
Applicant: 上海复旦微电子集团股份有限公司
IPC: G11C29/44
Abstract: 本发明公开了一种FPGA中双端口SRAM阵列的内建自测和修复系统，包含：检测模块，用于获取内建自测过程的开始信号；自测试模块，包含：测试波形产生单元，用于产生不同的测试波形及读写控制信号；故障检测单元，用于比较从SRAM阵列的端口中读出的数据与预期数据，若不一致，则产生故障指示信号；存储单元，用于记录读出的数据、预期数据以及读出的数据与预期数据的对比结果；切换单元，用于切换测试的端口；还包含自修复模块，用于根据故障指示信号及对比结果对SRAM阵列进行修复。本发明还公开了一种内建自测和修复方法。本发明将双端口SRAM阵列配置成A端口写B端口读或者B端口写A端口读来测试，保证测试故障覆盖率高，并且测试和修复的效率高。
-
公开(公告)号：CN114078517A
公开(公告)日：2022-02-22
申请号：CN202010809953.8
申请日：2020-08-12
Applicant: 上海复旦微电子集团股份有限公司
IPC: G11C11/419 , G11C7/24
Abstract: 一种灵敏放大器及存储器。所述灵敏放大器包括：第一锁存电路及第二锁存电路，所述第一锁存电路具有电位互补的第一输入节点及第二输入节点；所述第二锁存电路具有电位互补的第一抗翻转节点及第二抗翻转节点；其中：所述第二锁存电路，与所述第一锁存电路耦接，适于在所述第一输入节点及第二输入节点的电位互补后，当所述第一输入节点或第二输入节点出现单粒子瞬态时，通过调整所述第一抗翻转节点及第二抗翻转节点的电位，来保持另一输入节点的电位不变，并通过所述另一输入节点为出现单粒子瞬态的输入节点充电，直至恢复所述出现单粒子瞬态的输入节点的电位。应用上述方案，可以使得所述灵敏放大器能够抵抗单粒子翻转。
-
-
-
-
-
-
-
-
-
Search Results
40
records
(took 0.031 seconds)
