公开(公告)号：CN108231103B

公开(公告)日：2022-05-17

申请号：CN201710674849.0

申请日：2017-08-09

Applicant: 三星电子株式会社

Inventor： 俞昌渊 ,  朴俊泓 ,  金成镇

IPC: G11C7/12 ,  G11C7/18 ,  G11C8/14

Abstract: 提供了具有虚设单元的非易失性存储器装置及控制其的方法。非易失性存储器装置包括单元串、地选择晶体管和至少一个虚设单元。单元串包括至少一个存储器单元。所述至少一个虚设单元设置在至少一个存储器单元与地选择晶体管之间并连接到位线。控制器运行虚设单元控制逻辑，虚设单元控制逻辑被配置为在预充电周期的至少一部分中将至少一个虚设单元的栅极电压控制为低于至少一个虚设单元的阈值电压。

公开(公告)号：CN114361178A

公开(公告)日：2022-04-15

申请号：CN202111199611.X

申请日：2021-10-14

Applicant: 三星电子株式会社

Inventor： 俞昌渊 ,  郭判硕

IPC: H01L27/11582 ,  H01L27/11573

Abstract: 具有外围上单元(COP)结构的非易失性存储器装置包括第一子存储器平面和在行方向上与第一子存储器平面相邻设置的第二子存储器平面。第一竖直接触区域设置在第一子存储器平面的单元区域中，第二竖直接触区域设置在第二子存储器平面的单元区域中。第一开销区域设置在第一子存储器平面的单元区域中，并且在行方向上与第二竖直接触区域相邻，第二开销区域设置在第二子存储器平面的单元区域中，并且在行方向上与第一竖直接触区域相邻。单元沟道结构设置在单元区域的主区域中。

公开(公告)号：CN108399931B

公开(公告)日：2022-02-01

申请号：CN201711282951.2

申请日：2017-12-07

Applicant: 三星电子株式会社

Inventor： 朴俊泓 ,  宋基焕 ,  任琫淳 ,  全秀昶 ,  金真怜 ,  俞昌渊 ,  沈烔教 ,  金成镇

IPC: G11C7/10 ,  G11C7/22

Abstract: 提供了非易失性存储装置。所述非易失性存储装置包括：存储单元阵列，具有多个面；多个页缓冲器，布置为与多个面中的每个面对应；以及控制逻辑电路，被配置为向多个页缓冲器中的每个页缓冲器传输位线设定信号。多个页缓冲器中的每个包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路。控制逻辑电路被配置为当位线设定信号的电平根据位线截止信号的梯度而改变时来控制转换时间，其中，位线截止信号从第一电平改变为第二电平。

公开(公告)号：CN118099154A

公开(公告)日：2024-05-28

申请号：CN202311273642.4

申请日：2023-09-27

Applicant: 三星电子株式会社

Inventor： 俞昌渊 ,  郭判硕

IPC: H01L27/02 ,  H01L27/092

Abstract: 一种半导体器件包括衬底、P阱区、设置在P阱区中的第一N型金属氧化物半导体(NMOS)晶体管、设置在衬底上的第二NMOS晶体管、以及设置在第一NMOS晶体管和第二NMOS晶体管之间并且接触P阱区和衬底两者的公共体偏置区。

公开(公告)号：CN115763470A

公开(公告)日：2023-03-07

申请号：CN202211049572.X

申请日：2022-08-30

Applicant: 三星电子株式会社

Inventor： 俞昌渊 ,  郭判硕 ,  边大锡

IPC: H01L27/02 ,  H01L27/092 ,  H03K19/094

Abstract: 一种集成电路，该集成电路包括：逻辑电路，其包括多个逻辑晶体管，逻辑电路包括在第一方向上延伸的多条逻辑栅极线；以及电源门控电路，其包括多个电源门控晶体管，电源门控电路包括在垂直于第一方向的第二方向上延伸的第一电源栅极线，并且电源门控电路连接至逻辑电路，其中，分别被包括在多个电源门控晶体管中的多个源极区彼此连接，或者分别被包括在多个电源门控晶体管中的多个漏极区彼此连接。

公开(公告)号：CN118630011A

公开(公告)日：2024-09-10

申请号：CN202410239570.X

申请日：2024-03-04

Applicant: 三星电子株式会社

Inventor： 李先健 ,  郭判硕 ,  俞昌渊

IPC: H01L27/06

Abstract: 一种存储器设备包括其中形成共源极线的堆叠结构，以及当在平面图中观察时与堆叠结构重叠并且包括被配置为使共源极线放电的共源极线驱动器的外围电路结构。共源极线驱动器包括第一共源极线驱动单元和第二共源极线驱动单元，第一共源极线驱动单元通过第一网络电连接到共源极线并且被配置为使共源极线放电，第二共源极线驱动单元通过不同于第一网络的第二网络电连接到共源极线并且被配置为使共源极线放电。第一共源极线驱动单元和第二共源极线驱动单元彼此独立地被控制。

公开(公告)号：CN110556147B

公开(公告)日：2024-07-26

申请号：CN201910397250.6

申请日：2019-05-14

Applicant: 三星电子株式会社

Inventor： 俞昌渊 ,  金敏洙 ,  朴贤郁 ,  任琫淳

IPC: G11C16/14 ,  G11C16/24

Abstract: 公开一种存储器装置及其操作方法。所述存储器装置包括单元阵列和页缓冲器电路。单元阵列包括分别连接到第一位线和第二位线的第一单元串和第二单元串。页缓冲器电路被配置为：当对第一单元串和第二单元串的存储器单元执行擦除操作时，将擦除电压施加到第一位线并允许第二位线处于浮置状态。

公开(公告)号：CN118284057A

公开(公告)日：2024-07-02

申请号：CN202311728771.8

申请日：2023-12-15

Applicant: 三星电子株式会社

Inventor： 申昊文 ,  朴钟埙 ,  梁珠永 ,  黄正锡 ,  金成勋 ,  郭判硕 ,  金雅廪 ,  李明勋 ,  俞昌渊 ,  裴茂圭 ,  李先健

IPC: H10B43/50 ,  H10B43/35 ,  H10B43/27

Abstract: 一种非易失性存储器装置可包括存储器单元区域和在竖直方向上位于存储器单元区域下方的外围电路区域。存储器单元区域可包括在竖直方向上延伸的多个沟道结构、在多个沟道结构上方的第一金属层、在第一金属层上方的第一封盖层、在第一封盖层上方的第一上绝缘层、以及穿透第一封盖层的至少一个第一虚设接触件。第一金属层可包括多条位线和至少一条虚设位线。位线可分别连接到多个沟道结构。至少一个第一虚设接触件可在至少一条虚设位线上并且可为第一上绝缘层中的氢离子提供迁移路径。

公开(公告)号：CN118057932A

公开(公告)日：2024-05-21

申请号：CN202311520369.0

申请日：2023-11-15

Applicant: 三星电子株式会社

Inventor： 南汉旻 ,  朴曾焕 ,  俞昌渊

IPC: H10B43/35 ,  H10B43/27 ,  H10B43/10 ,  H10B41/35 ,  H10B41/27 ,  H10B41/10 ,  G11C8/08 ,  G11C7/12

Abstract: 提供了一种半导体器件及包括其的电子系统。所述半导体器件包括：字线，所述字线设置在衬底上并且在与所述衬底的上表面垂直的第一方向上彼此间隔开；串选择线，所述串选择线设置在所述字线上；存储串，所述存储串在所述衬底上沿所述第一方向延伸，每个存储串包括在所述第一方向上延伸穿过所述字线的第一沟道以及由所述字线围绕所述第一沟道构成的存储单元；位线，所述位线电连接到所述存储串；以及跨接线，所述跨接线连接到所述串选择线。

公开(公告)号：CN107393590A

公开(公告)日：2017-11-24

申请号：CN201710218129.3

申请日：2017-04-05

Applicant: 三星电子株式会社 ,  延世大学校 ,  产学协力团

Inventor： 李耀翰 ,  金志锡 ,  俞昌渊 ,  千镇泳 ,  张实完 ,  高准英 ,  郑盛旭 ,  金志秀

IPC: G11C16/08

CPC classification number: G11C16/10 ,  G11C11/5628 ,  G11C16/0466 ,  G11C16/0483 ,  G11C16/24 ,  G11C16/3459 ,  G11C16/08

Abstract: 一种包括排列在多个单元串中的多个存储单元的非易失性存储设备的编程方法包括：顺序地在第一间隔期间将第一通过电压施加到连接到多个存储单元的字线的未选择的字线并在第二间隔期间将高于第一通过电压的第二通过电压施加到未选择的字线；以及在第一间隔中将编程电压施加到连接到多个存储单元的字线的选择的字线之后，将低于编程电压的放电电压施加到选择的字线，以及在第二间隔期间将编程电压施加到选择的字线。