-
公开(公告)号：CN102097387A
公开(公告)日：2011-06-15
申请号：CN201010589009.2
申请日：2010-12-15
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L21/316 , H01L21/8239
CPC classification number: H01L21/28 , H01L27/11548 , H01L27/11551 , H01L27/11556 , H01L27/11575 , H01L27/11578 , H01L27/11582 , H01L29/792
Abstract: 本发明提供一种制造非易失性存储器的方法，包括在衬底上形成非易失性存储单元的竖直堆叠。这通过以下步骤进行：在竖直的硅有源层的第一侧壁上形成间隔开的栅电极的竖直堆叠；以及处理该竖直硅有源层的第二侧壁以减少该有源层中的晶体缺陷和/或减少其中的界面陷阱密度。该处理能包括将该第二侧壁暴露于氧化物种，该氧化物种将该第二侧壁的表面转化为二氧化硅钝化层。掩埋绝缘图案还可直接形成在二氧化硅钝化层上。
-
公开(公告)号：CN101847602A
公开(公告)日：2010-09-29
申请号：CN200911000290.5
申请日：2009-12-31
Applicant: 三星电子株式会社
IPC: H01L21/82 , H01L21/28 , H01L21/768 , H01L27/10
CPC classification number: H01L27/11582 , H01L27/11519 , H01L27/11556 , H01L27/11565
Abstract: 本发明涉及一种半导体存储器件以及形成半导体存储器件的方法。该方法可以包括形成在衬底上交替堆叠的绝缘层和单元栅层，通过连续地对单元栅层和绝缘层图案化而形成开口，以及在开口中的单元栅层的侧壁上选择性地形成导电屏蔽。
-
公开(公告)号：CN1905214A
公开(公告)日：2007-01-31
申请号：CN200610107584.8
申请日：2006-07-27
Applicant: 三星电子株式会社
IPC: H01L29/788 , H01L27/105 , H01L21/336 , H01L21/8239
Abstract: 一种非易失性存储器件，包括横跨半导体衬底的有源区形成的浮置栅，以及在浮置栅上形成的控制栅电极。在浮置栅和有源区之间形成绝缘图形，使得绝缘图形接触浮置栅的底边缘和侧壁。
-
公开(公告)号：CN106663682B
公开(公告)日：2019-09-03
申请号：CN201480078969.9
申请日：2014-06-23
Applicant: 三星电子株式会社
IPC: H01L27/1157
Abstract: 本发明构思提供了制造半导体装置的方法。所述方法包括：形成包括交替地且重复地堆叠在基底上的绝缘层和牺牲层的薄层结构；形成贯穿薄层结构并暴露基底的通孔；形成覆盖通孔的内侧壁并部分填充通孔的半导体层；使半导体层的第一部分氧化以形成第一绝缘层；以及将氧原子注入到半导体层的第二部分中。第二部分的氧原子浓度比第一绝缘层的氧原子浓度低。利用氧化工艺同时执行使第一部分氧化的步骤和将氧原子注入到第二部分中的步骤。
-
公开(公告)号：CN105321952B
公开(公告)日：2019-08-30
申请号：CN201510292330.7
申请日：2015-06-01
Applicant: 三星电子株式会社
IPC: H01L45/00 , H01L27/24 , H01L27/11556 , H01L27/11573 , H01L27/11578 , H01L27/11575 , H01L27/11582
Abstract: 提供了一种三维半导体存储装置及其制造方法，三维半导体存储装置包括：外围电路结构，位于基底上；水平有源层，位于外围电路结构上；堆叠件，设置在水平有源层上以包括多个电极；竖直结构，竖直地贯穿堆叠件；共源极区，位于堆叠件中的堆叠件之间并且在水平有源层中；以及提取区，在水平有源层中。水平有源层包括顺序地堆叠在外围电路结构上的第一有源半导体层、第二有源半导体层和第三有源半导体层。第一有源半导体层和第三有源半导体层分别掺杂有高杂质浓度和低杂质浓度，第二有源半导体层包括杂质扩散抑制材料。
-
Patent Agency Ranking
公开(公告)号：CN106663682A
公开(公告)日：2017-05-10
申请号：CN201480078969.9
申请日：2014-06-23
Applicant: 三星电子株式会社
IPC: H01L27/115
Abstract: 本发明构思提供了制造半导体装置的方法。所述方法包括：形成包括交替地且重复地堆叠在基底上的绝缘层和牺牲层的薄层结构；形成贯穿薄层结构并暴露基底的通孔；形成覆盖通孔的内侧壁并部分填充通孔的半导体层；使半导体层的第一部分氧化以形成第一绝缘层；以及将氧原子注入到半导体层的第二部分中。第二部分的氧原子浓度比第一绝缘层的氧原子浓度低。利用氧化工艺同时执行使第一部分氧化的步骤和将氧原子注入到第二部分中的步骤。
-
公开(公告)号：CN101847602B
公开(公告)日：2014-08-13
申请号：CN200911000290.5
申请日：2009-12-31
Applicant: 三星电子株式会社
IPC: H01L21/82 , H01L21/28 , H01L21/768 , H01L27/10
CPC classification number: H01L27/11582 , H01L27/11519 , H01L27/11556 , H01L27/11565
Abstract: 本发明涉及一种半导体存储器件以及形成半导体存储器件的方法。该方法可以包括形成在衬底上交替堆叠的绝缘层和单元栅层，通过连续地对单元栅层和绝缘层图案化而形成开口，以及在开口中的单元栅层的侧壁上选择性地形成导电屏蔽。
-
公开(公告)号：CN102332453A
公开(公告)日：2012-01-25
申请号：CN201110195588.7
申请日：2011-07-13
Applicant: 三星电子株式会社
IPC: H01L27/06 , H01L27/115 , H01L21/822 , H01L21/8247
CPC classification number: H01L21/76254 , H01L21/28273 , H01L21/28282 , H01L27/0688 , H01L27/11551 , H01L27/11556 , H01L27/11573 , H01L27/11578 , H01L27/11582 , H01L29/42348
Abstract: 本发明公开了半导体器件及其制造方法。该半导体器件可以包括第一基板和在第一基板上的导电图案，其中导电图案设置为层叠地从所述基板竖直地延伸。有源柱可以在第一基板上从第一基板穿过导电图案竖直地延伸，以在第一基板上提供竖直的串晶体管。第二基板可以在导电图案和有源柱上并且与第一基板相对。外围电路晶体管可以在与第一基板相对的第二基板上，其中外围电路晶体管可以邻近并重叠导电图案中的最上面的图案。
-
公开(公告)号：CN102163548A
公开(公告)日：2011-08-24
申请号：CN201110045061.6
申请日：2011-02-22
Applicant: 三星电子株式会社
IPC: H01L21/20 , H01L21/28 , H01L29/772
CPC classification number: H01L29/66833 , H01L27/11578 , H01L27/11582 , H01L29/7926
Abstract: 一种制作半导体器件的方法，包括：在衬底上交替且重复地堆叠牺牲层和第一绝缘层；形成穿通所述牺牲层和所述第一绝缘层的开口；以及在所述开口的侧壁上形成隔离物，其中，所述开口的底部表面没有所述隔离物。在所述开口中形成半导体层。还披露了相关的器件。
-
公开(公告)号：CN102122661A
公开(公告)日：2011-07-13
申请号：CN201010591699.5
申请日：2010-12-16
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L29/78 , H01L29/06 , H01L29/10 , G11C16/04 , H01L21/8247
CPC classification number: G11C16/0483 , H01L21/28282 , H01L27/11578 , H01L27/11582 , H01L29/66666 , H01L29/7827 , H01L29/7926
Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件包括在水平方向上延伸的半导体材料的基板。多个层间电介质层在基板上。提供多个栅图案，每个栅图案在相邻的下层间电介质层与相邻的上层间电介质层之间。半导体材料的垂直沟道在基板上并沿垂直方向延伸穿过多个层间电介质层和多个栅图案。垂直沟道具有外侧壁，外侧壁具有多个沟道凹陷，每个沟道凹陷对应于多个栅图案中的栅图案。垂直沟道具有内侧壁，内侧壁在垂直方向线形延伸。信息存储层存在于每个栅图案与垂直沟道之间在凹陷中，使栅图案与垂直沟道绝缘。
-
-
-
-
-
-
-
-
-
Search Results
27
records
(took 0.033 seconds)
