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公开(公告)号：CN110911386B
公开(公告)日：2024-03-19
申请号：CN201910402840.3
申请日：2019-05-15
Applicant: 三星电子株式会社
IPC: H01L23/544 , H01L21/66
Abstract: 提供了一种半导体裸片的缺陷检测结构、半导体装置和缺陷检测方法。所述半导体装置包括半导体裸片、缺陷检测结构和输入输出电路。半导体裸片包括中心区域和围绕中心区域的外围区域。外围区域包括左下角区域、左上角区域、右上角区域和右下角区域。缺陷检测结构形成在外围区域中。缺陷检测结构包括位于左下角区域中的第一导电回路、位于右下角区域中的第二导电回路、位于左下角区域和左上角区域中的第三导电回路以及位于右下角区域和右上角区域中的第四导电回路。输入输出电路电连接到第一导电回路、第二导电回路、第三导电回路和第四导电回路中的端节点。
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公开(公告)号：CN109308929B
公开(公告)日：2023-10-03
申请号：CN201810722252.3
申请日：2018-06-29
Applicant: 三星电子株式会社
Abstract: 为了操作包括多个NAND串的存储器设备，当选择的字线的电压增加时，使多个NAND串中未选择的NAND串浮置，以使得未选择的NAND串的沟道电压升高。当选择的字线的电压降低时，使未选择的NAND串的沟道电压放电。当选择的字线的电压增加时，可以通过使未选择的NAND串浮置以使得未选择的NAND串的沟道电压的升高与选择的字线的电压的增加一起发生来降低负载，当选择的字线的电压降低时，可以通过在选择的字线的电压降低时使未选择的NAND串的升高的沟道电压放电来降低负载。通过这样降低选择的字线的负载，可以缩短电压建立时间并提高存储器设备的操作速度。
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公开(公告)号：CN114078531A
公开(公告)日：2022-02-22
申请号：CN202110898235.7
申请日：2021-08-05
Applicant: 三星电子株式会社
Abstract: 提供了存储器件、存储器控制器及包括其的存储器系统。所述存储系统包括：第一存储器件，所述第一存储器件包括多个第一存储块，每个所述第一存储块包括在垂直于衬底的方向上堆叠的多个第一存储单元；以及存储器控制器，所述存储器控制器被配置为控制所述第一存储器件的存储操作。所述存储器控制器被配置为基于每个所述第一存储块中包括的第一未打开的(N/O)串的数目，为每个所述第一存储块选择和运行不同的控制方案中的相应控制方案。
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公开(公告)号：CN109308929A
公开(公告)日：2019-02-05
申请号：CN201810722252.3
申请日：2018-06-29
Applicant: 三星电子株式会社
Abstract: 为了操作包括多个NAND串的存储器设备，当选择的字线的电压增加时，使多个NAND串中未选择的NAND串浮置，以使得未选择的NAND串的沟道电压升高。当选择的字线的电压降低时，使未选择的NAND串的沟道电压放电。当选择的字线的电压增加时，可以通过使未选择的NAND串浮置以使得未选择的NAND串的沟道电压的升高与选择的字线的电压的增加一起发生来降低负载，当选择的字线的电压降低时，可以通过在选择的字线的电压降低时使未选择的NAND串的升高的沟道电压放电来降低负载。通过这样降低选择的字线的负载，可以缩短电压建立时间并提高存储器设备的操作速度。
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Patent Agency Ranking
公开(公告)号：CN1783343A
公开(公告)日：2006-06-07
申请号：CN200510118082.0
申请日：2005-10-25
Applicant: 三星电子株式会社
Abstract: 披露了一种非易失性存储器件及其编程方法。该方法包括在多次程序循环期间将字线电压、位线电压和整体电压施加到存储单元。在当前程序循环期间位线电压下降到低于第一预定检测电压或者整体电压变得高于第二预定检测电压的情况下，相同的字线电压被用在当前编程循环和在当前程序循环之后的下一个程序循环中。否则，在下一编程循环之前将字线电压增加预定的量。
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公开(公告)号：CN113971980A
公开(公告)日：2022-01-25
申请号：CN202110838953.5
申请日：2021-07-23
Applicant: 三星电子株式会社
Abstract: 一种存储器件包括存储单元阵列以及控制逻辑，所述存储单元阵列包括多个存储单元，所述多个存储单元在相对于衬底的垂直方向上形成多个串，所述控制逻辑被配置为：响应于写入命令从多个串检测未打开的串(N/O串)，以及对要被编程在所述N/O串中的多个目标存储单元上的多条目标数据进行转换，使得所述多条目标数据具有限制向所述多个目标存储单元施加编程电压的次数的值。
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公开(公告)号：CN111863102A
公开(公告)日：2020-10-30
申请号：CN201911256059.6
申请日：2019-12-10
Applicant: 三星电子株式会社
Abstract: 公开一种非易失性存储器装置及其编程方法。所述非易失性存储器装置包括：存储器单元阵列，包括分别连接到多条位线的多个存储器单元；以及控制逻辑单元，被配置为控制关于所述多个存储器单元的编程操作。控制逻辑单元被配置为：在编程操作期间，通过使用正常编程验证条件来执行关于所述多个存储器单元的正常编程验证操作，以及基于在编程操作期间接收的挂起命令，通过使用与正常编程验证条件不同的初始编程验证条件来执行关于所述多个存储器单元的初始编程验证操作。
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公开(公告)号：CN111554341A
公开(公告)日：2020-08-18
申请号：CN202010061134.X
申请日：2020-01-19
Applicant: 三星电子株式会社
Abstract: 本公开提供了页缓冲器电路的操作方法、非易失性存储器装置及其操作方法。一种非易失性存储器装置包括：包括多个存储器单元的存储器单元阵列、页缓冲器电路和控制逻辑电路。页缓冲器电路包括多个第一页缓冲器和多个第二页缓冲器，其各自包括感测锁存器、数据锁存器和高速缓存锁存器。感测锁存器感测存储在存储器单元阵列中的数据并将所感测的数据转储到数据锁存器，数据锁存器将由感测锁存器转储的数据转储到高速缓存锁存器，并且高速缓存锁存器将由数据锁存器转储的数据发送到数据I/O电路。在包括在多个第一页缓冲器中的至少一个中的高速缓存锁存器执行数据发送操作的同时，包括在多个第二页缓冲器中的至少一个中的数据锁存器执行数据转储操作。
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公开(公告)号：CN111243641A
公开(公告)日：2020-06-05
申请号：CN201910822535.X
申请日：2019-09-02
Applicant: 三星电子株式会社
IPC: G11C16/04 , H01L27/11524 , H01L27/1157
Abstract: 提供一种非易失性存储器装置、存储器系统和垂直NAND快闪存储器装置，所述非易失性存储器装置可以包括多个存储器平面和多个平面专用焊盘组。多个存储器平面可以包括具有非易失性存储器单元的多个存储器单元阵列和多个页缓冲器电路。多个页缓冲器电路中的每一个可以通过位线连接到多个存储器单元阵列中的每一个中包括的各非易失性存储器单元中的非易失性存储器单元。多个平面专用焊盘组可以通过多个数据路径分别连接到多个页缓冲器电路，使得多个平面专用焊盘组中的每一个专用地连接到多个页缓冲器电路中的每一个。可以通过减少数据传输延迟并支持并行数据传输来增加数据传输的带宽，并且可以通过去除数据多路复用和/或信号路由来降低功耗。
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